capless LDO主极点位置在内部和在输出的优劣

海绵 · 发表于 2021-9-21 16:56:41

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本帖最后由海绵于 2021-9-21 17:10 编辑

小弟最近在做一个capless LDO，在选择主极点位置的时候犯了难，以EA+PMOS结构为例：
1：主极点放在内部（直接在内部结点挂C，或者米勒补偿）
2：主极点放在LDO输出，EA输出接buf，将内部节点推高（同时试图在输出电容上串联一个K级电阻，引入零点抵消内部次主极点，可理解为一个超大ESR补偿）

请求前辈们帮忙解答一下两种LDO极点位置各有什么优劣？

另外，在输出cap上人为串联K欧姆级别的 “ESR” 做零点补偿是否可行？（负载电流瞬态值很小，I*ESR不会引起很大压降）

感激不尽！

ZHZIC · 发表于 2021-9-21 22:16:54

本帖最后由 ZHZIC 于 2021-9-21 22:22 编辑

人为的串联一个ESR，虽然可以更好地实现稳定，但是会恶化PSRR。主极点在内部的话，适合集成度高的电路，不需要太大的负载电容，但是PSRR不是太好，环路增益为0dB的时候，PSRR接近0dB。
主极点在输出的话，适合负载突变很大的高功率系统中，

CmosLgh · 发表于 2021-9-22 11:18:29

xuexile

YyuanRTs · 发表于 2021-9-22 14:40:33

所谓capless LDO，不就是不外挂电容的LDO吗，还怎么讨论输出电容和ESR电阻？

海绵 · 发表于 2021-9-22 16:58:04

ZHZIC 发表于 2021-9-21 22:16
人为的串联一个ESR，虽然可以更好地实现稳定，但是会恶化PSRR。主极点在内部的话，适合集成度高的电路，不 ...

感谢你的回复！
可否再进一步解释一下你所说的“主极点在输出的话，适合负载突变很大的高功率系统中”？

另，对于无片外电容的结构，将主极点放在输出是否合理？（输出点最大只能挂几十pF的片内电容）

海绵 · 发表于 2021-9-22 17:02:11

YyuanRTs 发表于 2021-9-22 14:40
所谓capless LDO，不就是不外挂电容的LDO吗，还怎么讨论输出电容和ESR电阻？

你好，谢谢你的回复。

我个人的理解capless指的是无片外电容，但是LDO输出还是要有一定的电容（pF级别，片内实现）来满足瞬态响应

我此处所说的ESR是打了引号的，并非片外电容的ESR。

我是想在输出几十pF的片内电容上自己串联一个K欧姆级的电阻来做零点补偿。（效仿片外电容的ESR补偿）

其实也只是一个个人想法，不知道是否可行，会有何风险。

新人理解，欢迎批评指正！

acging · 发表于 2021-9-22 19:26:22

电容上串联kohm级别电阻不太可行，load regulation会非常差，试想一下电容上的电流流过一个大电阻带来的overshoot/undershoot会有多大。
capless一般主极点在内部，零点也完全可以在内部产生，比如在EA输出挂一个电容加电阻串联造一个零点。

ZHZIC · 发表于 2021-9-22 21:43:00

海绵发表于 2021-9-22 16:58
感谢你的回复！
可否再进一步解释一下你所说的“主极点在输出的话，适合负载突变很大的高功率系统中”？
...

误差放大器的输出节点的电阻和电容都很大，因此几点较低，要把主极点放在输出点的话，输出极点频率需要比误差放大器输出点的还要大，因此就需要很大的电容。而负载突变很大的话，输出点需要一个大电容来缓冲负载电流的变化，这两种情况刚好都需要一个大电容。我觉得如果负载突变不大的低功耗的话，主极点放输出应该也可以，不过需要很大的电容，不过可以把放大器的增益设置的小一些，这样可以适当减小一下电容。
我感觉主极点在输出的话，主要的好处就是PSR性能好

海绵 · 发表于 2021-9-23 09:59:43

acging 发表于 2021-9-22 19:26
电容上串联kohm级别电阻不太可行，load regulation会非常差，试想一下电容上的电流流过一个大电阻带来的ove ...

谢谢你的回复！

我的负载变化量大概只有uA级。所以这个R*I的影响倒不是很大

所以有人说我做的是BUFFER而不是LDO

海绵 · 发表于 2021-9-24 09:57:21

[求助] capless LDO主极点位置在内部和在输出的优劣

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