关于VerilogA建模的问题

luoyaoxin · 发表于 2021-9-9 14:55:13

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最近在学习VerilogA，有一些问题想请教一下。比如针对一个放大器进行建模，是先画小信号模型还是直接上手写代码？

quantus · 发表于 2021-9-10 02:25:53

先看cadence里面的例子, 然后自己再画小信号, 再写代码

luoyaoxin · 发表于 2021-9-10 09:09:33

quantus 发表于 2021-9-10 02:25
先看cadence里面的例子, 然后自己再画小信号, 再写代码

谢谢

Mark__pro1 · 发表于 2022-12-15 09:20:35

VerilogA 去见一个放大器可以直接写出来吧可以去知网搜一下论文，然后看看他们的运放怎么写的。要是没有复杂的功能，写一个还是很简单的VOut<+GAIN*(v(PLUS)-v(Vminus)-v(OFFSET))

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