MUX选择时钟如何约束； 工具自动加上半周期检查

fangwang85

jake 发表于 2021-8-31 15:15
不是不是，我只是随便copy了楼主timing report里的数字。实际上希望这种路径紧凑一些，可以把set_max_del ...

明白了，受教 受教

BOXS

wlmwxm 发表于 2021-8-31 14:45
楼上jake 正解，此处时钟mux输出不能用set_output_delay 去约束；如上图第一个报告所示工具分析时你定义的 ...

多谢你的解释
不太懂“set_output_delay 约束时钟上升沿去采样，而最近的data 翻转 launch就是clk 下降沿”这句的意思，麻烦能详细讲解一下吗？

BOXS

jake 发表于 2021-8-25 15:34
去掉约束中的
set_output_delay -clock CLK ...
set_output_delay -clock GEN_CLK_3 ...

多谢大佬的解答
刚刚学习逻辑综合，目前只是做一些练习，没有进行实际应用
这是个chip level，目前遇到个问题

这是做完CTS后的timing report，是reg2out的path
1、这里的output delay设置的0，在检查时clock network delay 显示为0，虽然并没有实际存在clock path，但是检查时clock network delay 也应该是需要有值的吧，这里有个如何处理呢？
2、IO cell的delay比较大有2.59ns，我查看了IO的lib，这个值和lib里的相差不大。那我这里的周期是3.3ns，这样的话去掉余量实际上留给data path的时间非常少，setup很难满足，不知道chip level是否需要对IO cell有特殊的设置呢？

多谢解答

jake

BOXS 发表于 2021-9-6 02:49
多谢大佬的解答
刚刚学习逻辑综合，目前只是做一些练习，没有进行实际应用
这是个chip level，目前遇到个 ...

在这个场景传统的set_output_delay约束方法是不公平的。数据路径(至PAD_cntl[0])包括PAD，而时钟却没有经过PAD。由于PAD的delay非常大，造成算出的结果有很大偏差。
可以修改原来的set_output_delay，把终点改到PAD的输入。这样约束输出路径的目的达到了， 而且PAD的delay不会被计算在内。
set_output_delay -max <your max value> -clock GEN_CLK_3  U_PAD_cntl_0/I
set_output_delay -min <your min value> -clock GEN_CLK_3  U_PAD_cntl_0/I

查一下U_PAD_cntl_0的输入pin命名是否是I。各个库的输入命名习惯不一样。

BOXS

jake 发表于 2021-9-6 23:42
在这个场景传统的set_output_delay约束方法是不公平的。数据路径(至PAD_cntl[0])包括PAD，而时钟却没有经 ...

多谢解答
如果set_output_delay把终点改到PAD的输入，这时候PAD的延时应该是属于output delay了吧，不需要对output delay的值进行修改吗？

jake

BOXS 发表于 2021-9-6 20:49
多谢解答
如果set_output_delay把终点改到PAD的输入，这时候PAD的延时应该是属于output delay了吧，不需 ...

这里set_output_delay的目的是让输出路径紧凑一些，改个合理的数字就可以了。PAD的delay不需要完全代入set_output_delay。如果真是希望数据经过PAD到片外能被GEN_CLK_3锁存，那GEN_CLK_3也必须经过一个PAD到片外才合理。

BOXS

jake 发表于 2021-9-7 11:22
这里set_output_delay的目的是让输出路径紧凑一些，改个合理的数字就可以了。PAD的delay不需要完全代入se ...

明白了，解答了我很多疑惑，多谢解答
如果现在确实希望数据经过PAD到片外能被GEN_CLK_3锁存，且GEN_CLK_3也经过了一个PAD到片外，
那这时约束时，是不是只需要确保data和clk经过的PAD延时相同就可以了，还需要有其他设置吗？

jake

BOXS 发表于 2021-9-8 20:21
明白了，解答了我很多疑惑，多谢解答
如果现在确实希望数据经过PAD到片外能被GEN_CLK_3锁存，且GEN_CLK_3 ...

数据和GEN_CLK_3都送到片外，这个场景有点复杂，请参考一下这里第8个贴

随路时钟经过pad delay很大，DC如何来cover - 后端讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

BOXS

jake 发表于 2021-9-9 10:47
数据和GEN_CLK_3都送到片外，这个场景有点复杂，请参考一下这里第8个贴

随路时钟经过pad delay很大，DC ...

ok，好的，多谢