MUX选择时钟如何约束； 工具自动加上半周期检查

BOXS

   

这条path就是让两个clk通过MUX选择，一个是外部输入CLK，一个是CLK通过PLL后得到的GEN_CLK_3，之后将选择后的clock输出到外部，这条path应该如何检查呢
这个是sdc，是否有问题呢

为什么工具会将这条path设为半周期呢

jake

去掉约束中的
set_output_delay -clock CLK ...
set_output_delay -clock GEN_CLK_3 ...
加上
set_max_delay -from PAD_clk_master -to PAD_clk1 4.99
set_max_delay -from U_counter_1/U_PLL/CKOUT -to PAD_clk1 4.53
到了这里应该明白为啥工具加了半个周期

这种设计时钟切换时会有毛刺，实际应用中可以接受吗？
如果不可以，参考我的日志 时钟切换（1）

lzqxiang

creat_clock 加上-waveform {0 1.65}
检查一下路径上是否存在时钟取反控制

lizhibin8718

这个地方，rtl里下降沿采样了吧？

BOXS

   

lzqxiang 发表于 2021-8-25 16:14
creat_clock 加上-waveform {0 1.65}
检查一下路径上是否存在时钟取反控制

试了一下，还是一样的问题
这条path，就是clk过MUX，直接到输出，没有取反逻辑

BOXS

   

BOXS 发表于 2021-8-25 21:13
试了一下，还是一样的问题
这条path，就是clk过MUX，直接到输出，没有取反逻辑
...

其实我在想，这条path就是为了把选出来的clk直接输出到外部，那还有必要约束这条path吗？
刚刚开始学逻辑综合，还有很多不是很懂。。。

BOXS

   

lizhibin8718 发表于 2021-8-25 19:40
这个地方，rtl里下降沿采样了吧？

这条path，就是只是把选出的clk过MUX，直接到输出，在代码里应该是组合逻辑吧，没有时序单元

wlmwxm

楼上jake 正解，此处时钟mux输出不能用set_output_delay 去约束；如上图第一个报告所示工具分析时你定义的时钟clk与数据pad_clk_master同频；set_output_delay 约束时钟上升沿去采样，而最近的data 翻转 launch就是clk 下降沿，下面的时序报告同理

fangwang85

   

jake 发表于 2021-8-25 23:56
去掉约束中的
set_output_delay -clock CLK ...
set_output_delay -clock GEN_CLK_3 ...

请教jake哥， 这种约束是希望时钟在芯片内部跑的时间 小于 半个周期。 只是不明白，为啥是小于半个周期。

jake

   

fangwang85 发表于 2021-8-31 01:02
请教jake哥， 这种约束是希望时钟在芯片内部跑的时间 小于 半个周期。 只是不明白，为啥是小于半个周期。 ...

不是不是，我只是随便copy了楼主timing report里的数字。实际上希望这种路径紧凑一些，可以把set_max_delay的数字设得小一些。

set_output_delay造成的问题是工具把时钟当成普通数据。通常output delay都会设在0.6*period，0.7*period，那样时钟(fake data)的rising edge没问题，falling edge无论如何都是无法满足output delay的。解决的方法也是有的，就是分开写成set_output_delay -rise ..., set_output_delay -fall ...  那样写更繁琐，而且容易引起更多的误会，就没有推荐