spyglass lint 非阻塞赋值问题

春阳空 · 发表于 2021-8-23 13:17:30

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在lint检查的时候，如下示意RTL为什么不能查出问题：非阻塞赋值不能用于always组合逻辑
wire [1:0] A;
wire B_0;
reg B_s;

always @(*)  begin
case (A[1:0])
      2'b0: B_s <= B_0;
      2'b1: B_s <= B_1;
      2'b2: B_s <= B_2;
      2'b3: B_s <= B_3;
endcase
end

puxiancheng · 发表于 2021-8-23 13:43:48

你试着这段代码，把非阻塞改成阻塞

春阳空 · 发表于 2021-8-23 18:16:32

puxiancheng 发表于 2021-8-23 13:43
你试着这段代码，把非阻塞改成阻塞

改成阻塞没有问题。

A1985 · 发表于 2021-8-23 22:32:42

不算错,<= 可以生成comb rtl,可以加自己的rule

我叫小英崽 · 发表于 2024-12-31 14:20:26

W414的rule应该可以解决

guoyuhui · 发表于 2025-3-31 16:38:01

对DC 综合来说来说你这个代码不会有任何问题，综合出来的东西，和=是一样的。但是对验证来说，你这个是有重大问题。会在沿采沿的仿真上出BUG 。具体原理其实是 Verilog 是仿真语言。夹杂着一些东西

lolina · 发表于 2025-4-18 11:43:41

本帖最后由 lolina 于 2025-4-18 11:45 编辑

没有那里规定了非阻塞不能always组合逻辑，对于综合工具而言，关键是靠always@（*）识别这是组合逻辑
对于仿真而言，阻塞和非阻塞有不同的行为，工具并不能知道你是不是故意的
你说的不能用只是代码风格的要求，之所以一般建议不能用，就是因为仿真行为会有差异，具体为啥需要理解verilog仿真队列模型

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