关于LDO的几点小问题

海绵

最近在学习LDO，有几个点有些困惑，希望各位前辈能帮忙解答一下


1：常说的LDO带宽，指的是STB仿真仿出来的GBW，还是3dB？  STB仿出来的3dB带宽是否有实际意义？

2：用传统的LDO（EA+PMOS）的瞬态仿真比较差，当抽取电流的速度比较快时（1us内从轻载到满载），输出电压会有很大的过冲，原因有哪些？（带宽不够或者EA的SR不够？）


3：在nA级别的静态功耗下想实现一个 百uA的带载能力的capless LDO，要求满足1us瞬态响应（不会有大的过冲），传统的EA+PMOS的结构是不是不现实？有哪些结构可以推荐？

4：仿真发现ipulse上升沿和下降沿比较快的时候，LDO会发生振荡，如何直观地（形象地）理解这种情况。
初学者，希望前辈们不要见笑。感激不尽！

nanke

下山途中 发表于 2021-8-20 09:38
Rclr =Ropen*[ Aop/(1+beta*Aop)]

在高频时，Aop已经失去作用了，不靠电容阻抗压不下去。这个一直是capless ldo的难点。除非有快速响应的环路，或者主环路直接坐到GHz，不然还是解决不了反相器这些逻辑翻转产生的快速变化的电流。

acging

1 GBW。3db能看到主极点。
2 主要跟带宽有关。如果LDO输出电压变化很大，也会跟SR相关。
3 要看是多少nA和过冲了。如果1uA推几百uA普通ea+PMOS/NMOS至少是可以做的。
4 首先要保证相位裕度足够，低于60会发现一些振荡的。

N##A##N

可以看看这种结构，只带百uA的话我感觉是这样用这个结构实现的。另外还可以用动态偏置或自适应偏置来降低静态功耗。

海绵

顶一下

下山途中

1 GBW（决定你的环路小信号的setting，time 就和Opamp闭环运作，求解settling time 是一样的。），3db能看到主极点，但也只有在3-dB比较远，你闭环稳定的时候才能讲GBW比较大。这两者从原理上来说不矛盾。

2 主要跟 带宽 & SR 有关，如果LDO输出电压变化很大，也会跟SR相关，他们之间有一个比例，当你的输出跳变为大信号的时候，由你的压摆率决定，当你逐渐进入闭环小信号之后由GBW决定。所以你可以算出总体的settling time时间。

3 跟你的电路结构没关系，跟你的负载跳变，负载电容，overshoot、undershoot，指标有关。

4 你在跳变的一瞬间，bias工作点不一样，PM当然不一样，transient条件下，GBW也不一样，当你又恢复到稳态的时候你的PM又恢复了。环路有稳定了。但你瞬态跳变的一瞬间你环路是不稳定的，举个例子吧，PLL锁定追踪的时候会有cycle，clipping，但在捕捉范围内的时候，又稳定了。

海绵

下山途中 发表于 2021-8-19 03:39
1 GBW（决定你的环路小信号的setting，time 就和Opamp闭环运作，求解settling time 是一样的。），3db能看 ...

hi，谢谢你的回复
对于 第2条：
是不是说  当under/overshoot 波动较小的时候，此时对环路的工作状态影响不是太大，那么这时候是GBW在影响over/undershoot的幅值；
当 under/overshoot 波动较大的时候，以至于环路有些管子进线性了，此时主要是由SR决定over/undershoot的波动大小？


不知我的理解是否正确？
感激不尽！

海绵

acging 发表于 2021-8-17 20:11
1 GBW。3db能看到主极点。
2 主要跟带宽有关。如果LDO输出电压变化很大，也会跟SR相关。
3 要看是多少nA和 ...

感谢你的耐心解答！对于2，是不是说
对于不影响工作状态的小的under/overshoot，主要由GBW决定过冲波动大小，GBW越大，抽电流的波动越小？；
当under/overshoot波动比较大的时候，此时单纯加GBW是不是效果不明显了？是不是应该同时增大EA的摆率或者换成class AB的结构？


对于4，对于主极点EA输出的结构，此时空载应该是稳定性最差的情况吧？这个时候如果稳定性补偿到60度的话，在重载情况下会有过补偿的情况。所以想请问下一般我们补偿到什么程度就可以了？


感激不尽！

acging

under/overshoot大可能有多种原因，比如负载电容过小，负载电流与静态电流比过大，GBW过小也是会的。
是的。60度足够了，有些人只做到45。

nanke

2、过冲幅度和带宽没啥关系，和输出节点阻抗有关，这也是为什么轻载到重载过冲幅度大而反过来则不会，以及加大电容能减小过冲幅度的原因。