RTL DFT compiler 實例, 分享討論

thjan65

最近工作接觸到一個 project. CHIP 內部有二個VDD, 必須對個別power domain 的module 進行 scan synthesis, 最後再把scan chain 串成一條. 以下是簡單說明. 歡迎提出意見討論.
U1使用 VDD1_SW電源. 控制信號為U2.VDD1_PDN
U1之Power On Reset 為POR_1

U2使用VDD2
U2之Power On Reset 為POR_2

VDD2為Always On. 因公司無 Low Power flow. 故使用U3 作為 Isolation cell.
當VDD1 不供電時或 VDD1_PDN為0時, U3 輸出為0.  (除了dft 之 reset)
所有dft 信號均由U1解碼後, 透過U3 供U2使用

使用RTL DFTC  DRC flow, 對 U2 處理
設定如下

set_scan_element false POR2_d0_reg
set_scan_element false POR2_d1_reg

set_dft_signal -view exist -type Constant -hookup_pin POR2_d0_reg/Q -active_state 1
set_dft_signal -view exist -type Constant -hookup_pin POR2_d1_reg/Q -active_state 1
set_dft_signal -view exist -type ScanEnable -port i_dft_se -active_state 1
set_dft_signal -view exist -type Reset -port i_dft_rstn -active_state 0
set_dft_signal -view exist -type ScanClock -port i_dft_clk -timing [list 45 55]
set_dft_signal -view exist -type Constant -port VDD1_flag -active_state 1

set_dft_signal -view exist -type Constant -port POR_2 -active_state 0
set_dft_signal -view exist -type TestMode -port i_dft_tm -active_state 1
set_dft_signal -view spec -type ScanDataIn -port i_scan_in -hookup_pin u2/o_scan_in
set_dft_signal -view spec -type ScanEnable -port i_dft_se -hookup_pin u2/o_dft_se

set_scan_configuration -stype multiplexed_flip_flop -clock_mix mix_clocks -chain_count 1


結果                                          

block diagram

compile -scan 之前:  no violaton
compile -scan 之後:  TEST-202 (POR2_d0, POR2_d1 )
insert-dft 之後:  TEST-202 (POR2_d0, POR2_d1)
                       TEST-505 (POR2_d0)
                       S19 (POR2_d1)
                        coverage_estimate: 80 % 以上

TETRAMAX  Coverage: 10 % ~ 20%之間

randolpha

大侠,以后此区hot还是cold靠你了

thjan65

當發生 DRC  violation 時,　該怎麼解決？
Violation browser 點進去, 會有每個violation 的說明. 也可以透過 "inspect violation" 查看前因後果.
可以參考 DFT compiler user guide.
http://bbs.eetop.cn/thread-454570-1-1.html

也有 DFT compiler student guide.
https://pdfcoffee.com/dftc1-200712-studentguide-pdf-free.html

不論是DFT  compiler 或是 TetrasMax, Violation 代碼都是相同,
如果想要更深入了解, 可以參考這個.
https://pdfcoffee.com/tmax-rules-pdf-free.html

jake

Tetramax coverage 太低了，不应该
感觉VDD1_PDN不对，在ATPG mode下应该用mux强制设为1 (not power down), 这样才能保证DFT信号通过U3中的isolation cell (AND gate)

thjan65

更換正確的 spf 後, TetraMax coverage 為 75~80%.u2.VDD1_PDN 已經先處理過了.
VDD1_PDN = dft_tm ? 1'b1 : internal_VDD1_PDN;
----------------------------------------------------------------------------

做了以下嘗試
u2.VDD1_flag = dft_tm ? 1'b1 : internal_VDD1_flag;
結果: TetraMax covergae 不受影響

jake

thjan65 发表于 2021-8-18 05:02
更換正確的 spf 後, TetraMax coverage 為 75~80%.u2.VDD1_PDN 已經先處理過了.
VDD1_PDN = dft_tm ? 1'b1  ...

谢谢反馈！
感觉Tetramax coverage还是低了一点。POR2_d0_reg, POR2_d1_reg加到scan chain里应该还能再提高 2%

thjan65

我也覺得coverage 太低. 有空再來分析.

最早設定  POR2_d0, POR2_d1 加入 set_false_element.  
後來改成  POR2_d0, POR2_d1 之 clk 及 reset 都經過 dft mux. 取消false_element

二個case在TetraMax 得到的 coverage 都一樣.  我想是因為Flip-flop 數量很少造成的

jake

thjan65 发表于 2021-8-19 07:11
我也覺得coverage 太低. 有空再來分析.

最早設定  POR2_d0, POR2_d1 加入 set_false_element.  

o_in[1:m]如果没有特别的scan loopback话也会是很大的coverage hole，尤其m大的时候。
scan loopback可以参考我的日志，数字DFT。

thjan65

o_clk[1], o_clk[2] 比較詳細的定義如附圖. 請問這時候STA script 該怎麼下會比較好?

目前只有簡單的設一下
create_clok -name clk_1 [get_ports i_clk[1]] -period 50000 #200KHz
create_clock -name clk_2 [get_ports i_clk[2]]  #period: 大於0.5秒
create_clock -name dft_clk [get_ports i_dft_clk] -period 1000 #1M Hz
set_clock_group -asynchronous -group [get_clocks clk_1] -group [get_clocks dft_clk]
set_clock_group -asynchronous -group [get_clocks clk_2] -group [get_clocks dft_clk]

clk1_dft在工作模式1下頻率為200k. DFT下頻率為1M
clk2_dft在工左模式1下頻率為200k.工作模式2下頻率為0.5秒~幾秒. DFT下頻率為1M
因為200k與低頻不會同時出現, 所以用Asynchronous或physical-exclusive 我覺得都可以.

rvisk

厉害，台湾小伙子