要做一个12bit SAR ADC, 主流做法都是参照哪篇文章来做的？

dannyduan · 发表于 2021-8-15 22:04:52

要求：
12bit SAR ADC

DNL<1LSB, INL<2LSB;

面积：比较小一些，
功耗：不要太高，比如小于300uA或者500uA；
转换速率：同步clock的架构就在1MHz，异步的10MHz左右吧。
Calibration: 无要求。

面临的问题是：
差分输入还是单端输入？

DAC采用何种架构：纯C？Cc的(带splitcap)? 还是RC混合的？
采样保持开关：bootstrapped？普通开关管？
比较器：普通比较器？还是pre-amp+latch?

大家觉得哪篇文章或者类似的design report 能够匹配

dannyduan · 发表于 2021-9-14 11:19:59

更新一下状态，CDAC选取单端输入结构，桥式结构，分数电容在版图上去解决。采样开关选取bootstrapped的。

quantus · 发表于 2021-8-15 22:04:53

struggleX 发表于 2021-8-17 15:07
CDAC分段的话两段容易受Bridge电容的寄生和LSB段的寄生的影响而不准确吧？不做校准的话要好好处理电容的 ...

开始设计之前做好模型，做的时候尽量优化寄生。说着很简答，但是中间少不了反复迭代的。校正的问题多少都牵扯到数字部分，要有做过big-a经验的人不是很难。但是没有的话，第一次尝试并没有论文里说的那么美好。当然人家也没有说假话，只是坑人的地方没说罢了。

quantus · 发表于 2021-8-16 04:35:16

做法很多, 首先要看你的需求是量产还是做普通项目玩一玩.
如果要求量产, 工艺又不太好, 可以看卡Gilbert Promitzer在2001年发表在jssc上的论文. 这个是ams拿出来卖的ip. 很多公司都用了. 虽然这个论文里用的是0.6的工艺，但是这么多年迭代下来，这个ip用道55nm都没有问题。

如果是自己做着玩，那么选择就多了。建议你细化一下需求，大家一起再来讨论一下。

dannyduan · 发表于 2021-8-16 15:17:11

quantus 发表于 2021-8-16 04:35
做法很多, 首先要看你的需求是量产还是做普通项目玩一玩.
如果要求量产, 工艺又不太好, 可以看卡Gilbert Pr ...

多谢。目的是量产，不是随便玩玩的。用的工艺确实不好，希望DNL<+/-1LSB, INL<+/-2LSB, 能够做到这个spec，gain error and offset 我可以在系统上去cancel掉。面积也是关心的，0.18um的工艺下 <0.1mm^2 应该是必须的。

你提到的论文，我看了下，结构是全差分的，DAC是用RC混合来做的，MSB用电容，LSB用电阻，而且电容是poly-ploy的。结构上面我看蛮简单的。
对于我的产品来说，单端输入可能比较好，否则使用差分的结构，我还需要在做一个单端转差分的放大器，全差分放大器还需要做到14bits以上。

DAC阵列我觉得用RC可能比较好，如论文中的结构，MSB用电容LSB用电阻。对于电容的想法，是否可以用MOM电容？相比于MIM电容还是少一层MASK的。

比较器，别的项目中使用的是pre-amp + latch with offset cancellation。是不是需要关注一下比较器这边 noise？

wkp1992101 · 发表于 2021-8-16 17:06:25

如果项目时间不紧张，你可以都做的试试，看看具体区别。于电路上改动并不大，对比分析能更好的理解这个设计。

quantus · 发表于 2021-8-16 17:50:16

dannyduan 发表于 2021-8-16 15:17
多谢。目的是量产，不是随便玩玩的。用的工艺确实不好，希望DNL

忘了说了，这个电阻型的sub dac可以做成cdac, 做成6/6分段的话面积实际很小。实际的结构是伪差分的，可以用用来做单端输入，无需单端转差分放大器。TI的片子用的也是这个结构.

比较器可以用2级pre amp+一级latch. 速度不快的时候用oos做失调校准即可. 我们之前做的整体的性能都还可以. 噪声要看你的电源电压, 电压高的时候不必担心noise. 至于mim和mom其实不做校准的时候单位电容都要取很大, 在我看来除了mask之外差别不大. 欢迎继续讨论.