关于不同电压P WELL的疑问

flyunicorn

                               为什么PWELL 还分不同电压，layout中没有PW层，PW_IO和PW_CORE都是通过运算生成的，那在JDV检查时如何能保证PW_IO和PW_CORE这两层分别在各自正确的位置上。这个工艺怎么这么怪异，PWELL为什么还分不同电压，有哪位大神知道原因吗？谢谢！

cherry_li

这个不是指PW分电压，只是根据PWELL里器件命名成这样。看你这个工艺高压是5V，所有有对应的高压5V N阱、高压5v P阱、低压1.8v N阱、低压1.8v P阱。PW_IO与PW_core是工艺制造中对应的两道工序处理的mask，打 implant 时能量不一样。虽然PW都是0电位，但是最后的形成的是两个掺杂浓度不一样的PW，以支持高压device和低压device。
至于JDV检查，你就看它PW_IO和PW_core的逻辑运算公式，一般简单都是(psub NOT NW) AND DG(厚栅识别层)这样，主要就是厚栅管所处的P阱就是PW_IO，剩下的就是PW_core了。

hypo029

   

cherry_li 发表于 2021-8-13 12:00
这个不是指PW分电压，只是根据PWELL里器件命名成这样。看你这个工艺高压是5V，所有有对应的高压5V N阱、高 ...

学到了，谢谢

盖世懒羊羊

   

cherry_li 发表于 2021-8-13 12:00
这个不是指PW分电压，只是根据PWELL里器件命名成这样。看你这个工艺高压是5V，所有有对应的高压5V N阱、高 ...

再追问大佬一句 为什么12nm工艺的MASK里只有Pwell区分了Core和IO，而Nwell不区分？
即Pwell有两层mask（core/IO）,Nwell只有一层(DNW除外)，在做JDV很好奇这一点

难道p管是通过NW和DNW来区分core和IO的衬底吗？

cherry_li

   

盖世懒羊羊 发表于 2025-8-14 11:23
再追问大佬一句 为什么12nm工艺的MASK里只有Pwell区分了Core和IO，而Nwell不区分？
即Pwell有两层mask（co ...

12nm我没用过，具体也不清楚。你可以向foundry确认为何NW只有一张mask？有可能12nm IO Pmos和Core Pmos NW的浓度是一样的，所以mask节省一张，统一打implant

盖世懒羊羊

   

cherry_li 发表于 2025-8-14 17:43
12nm我没用过，具体也不清楚。你可以向foundry确认为何NW只有一张mask？有可能12nm IO Pmos和Core Pmos N ...

嗯嗯感谢