现在模拟IC建模的主流是用matlab还是Verilog-A语言？

baygirl · 发表于 2021-8-10 11:23:13

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求助，现在模拟IC建模的主流是用matlab还是Verilog-A语言？本科小白现学，大家有什么的好的学习途径建议吗？

hehuachangkai · 发表于 2021-8-10 11:36:10

前者优势大呀，插件多，界面友好，易操作

acging · 发表于 2021-8-10 13:41:26

matlab功能强大，插件多，适合系统建模，比如delta sigma ADC, PLL等。
verilogA与cadence兼容性好，比如将某个模块换成行为级模型，可以加快仿真速度。
两个工具都很实用，有条件都学学，技多不压身。

quantus · 发表于 2021-8-10 14:17:53

如果做的是混合信号设计，那么在现在流行的自顶向下的设计流程中，MATLAB/Simulink和Verilog-a实际是用在不同的设计环节中。前者更适用于系统设计的前期，主要用来建立系统模型，提取设计的spec，以及产生用于电路验证的bit equivalent model。简而言之，做离散时间信号处理电路，比如滤波器电路的设计，MATLAB是首选，因为工具箱多。又比如做ADC更是离不开MATLAB。对于连续时间系统，实际上Mathematica更适用。比如做传感器读出电路的建模时，Mathematica就用得很多。
另外一个值得一提的工具是Simulink。论坛里很多人愿意用Simulink，因为Simulink是可视化的，比较类似于Cadence的原理图输入。做带控制系统的电路，比如电机控制就可以用Simulink。当然更多的人是拿Simulink做Sigma Delta ADC，因为例子多，好上手。但是Simulink有很多痛点，比如量化位宽的设置，比如仿真速度。

系统模型建立好，有了设计指标，下一个环节就是做系统的Verilog-a模型。Verilog-a的最大好处就是可以在大部分的主流仿真器中跑。对模拟电路而言，用Verilog-a做的模型相当于是golden。相比MATLAB，Verilog-a可以细化更多的电路设计细节。当一个子电路做好以后，可以把Verilog-a模型里对应的模块用真实的电路替换去做验证。所以在设计的中后期Verilog-a用得更多。但是不要忘记的是，这时候做数据处理还是得用MATLAB。

如果是纯模拟，那么自然是Verilog-a用得更多。但是我的建议是两个都学一下。