PLL锁定检测电路分析

coolwayhu · 发表于 2021-8-10 11:00:42

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看到一个大致的电路图，但是不太明白工作原理，最后输出1应该是判断锁定，但是中间的过程是如何实现的呢...

mycelldevice · 发表于 2021-8-10 11:21:05

这是哪个应用场合？

coolwayhu · 发表于 2021-8-10 11:23:13

mycelldevice 发表于 2021-8-10 11:21
这是哪个应用场合？

PLL，用这个电路来判断锁定。两个输入分别是参考频率和反馈频率

acging · 发表于 2021-8-10 17:11:31

本帖最后由 acging 于 2021-8-10 17:12 编辑

假如PLL锁定，ref和div应该同相位，于是两个DFF输出都应当为1（clk的delay保证了上升沿能采样到1）。
经过XNOR之后通过计数器计数，超过n个clk认为锁定。
相位差超过delay时间，至少有个DFF应当输出为0，此时认为不锁定，不会给计数器计数。

woodwind · 发表于 2025-2-7 19:27:34

acging 发表于 2021-8-10 17:11
假如PLL锁定，ref和div应该同相位，于是两个DFF输出都应当为1（clk的delay保证了上升沿能采样到1）。
经过X ...

学习了

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