PLL的锁定检测器设计原理

coolwayhu · 发表于 2021-8-2 14:51:04

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有个低频的PLL想增加一个锁定检测模块，通过数字逻辑实现。找到比较简略的是用D触发器和或非门实现，D触发器的输入和时钟分别是PFD产生的充放电电压和对应的参考频率，D触发器输出再接入或非门，但是看不明白电路具体工作原理。想问下有大佬知道锁定检测的电路功能是如何实现的吗，感谢！

lynker · 发表于 2021-8-2 15:22:23

以前用过PFD的输出过组合逻辑再进电荷泵，PFD输出窄脉冲，窄到一定程度时判定锁定。

不负时光 · 发表于 2021-8-2 15:37:54

学习

coolwayhu · 发表于 2021-8-2 18:38:03

lynker 发表于 2021-8-2 15:22
以前用过PFD的输出过组合逻辑再进电荷泵，PFD输出窄脉冲，窄到一定程度时判定锁定。 ...

你好，能详细说说怎么判定锁定的吗？感谢！

lynker · 发表于 2021-8-3 09:18:21

coolwayhu 发表于 2021-8-2 18:38
你好，能详细说说怎么判定锁定的吗？感谢！

用PFD输出的窄脉冲去开关一个电流源，电流源负载是电阻，通过做电阻电压判断。也可以通过开关电容的方式实现

coolwayhu · 发表于 2021-8-3 09:29:19

lynker 发表于 2021-8-3 09:18
用PFD输出的窄脉冲去开关一个电流源，电流源负载是电阻，通过做电阻电压判断。也可以通过开关电容的方式 ...

谢谢！我先看下

love1226 · 发表于 2021-8-13 15:02:21

woodwind · 发表于 2025-2-7 19:28:40

学习

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