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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 跑lvs时出现nothing in layout 错误

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[求助] 跑lvs时出现nothing in layout 错误

发表于 2021-7-29 10:14:59 | 显示全部楼层 |阅读模式

300资产

版图初学者，用的CSMC的BCD工艺库，在画layout的时候，跑DRC没有问题，但是在跑LVS的时候失败了，原因是nothing in layout 和 corresponding cells could not be identified,由于只是画的一个简单的反相器熟悉工艺，所以电路连接方面不会有什么问题，label层打的也没有问题，和旁边跑成功的同学的版图画的都一样，但就是跑不成功重启virtuoso检查了一下，也不是掉库的问题...

来求助一下各位大神，请问遇到这种情况如何解决呢？

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楼主| 发表于 2021-7-29 10:16:06 | 显示全部楼层

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发表于 2021-7-29 10:24:02 | 显示全部楼层

看看input选项，实在不行就手动导gds

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楼主| 发表于 2021-7-29 10:37:21 | 显示全部楼层

825555056 发表于 2021-7-29 10:24
看看input选项，实在不行就手动导gds

input里的各种路径也和同学一样...
手动导gds这种高端操作有点难度...我试下吧

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发表于 2021-7-29 10:56:44 | 显示全部楼层

可能是管子的识别层不对，可以打开pdk库看一下你自己画的管子有没有少层

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发表于 2021-7-29 13:09:04 | 显示全部楼层

缺少 nwell ring +nbl吧？

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发表于 2021-7-29 13:22:14 | 显示全部楼层

感觉注入反了，VDD,GND

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发表于 2021-7-29 14:18:29 | 显示全部楼层

直接调用工艺库中相应器件的Layout。你的电源和地的注入似乎有问题。确认Layout库的tf和工艺库一致。确认各层次的gds number和LVS文件中一致。

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发表于 2021-7-29 21:08:28 | 显示全部楼层

LVS中，勾选导出GDS和从原理图导出电路。再确认下LVS规则文件没有问题

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发表于 2021-7-30 07:03:01 | 显示全部楼层

go to your run directory to see rule file and log file... you will know what cell is the primary cell... you will find the answer.

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