Verilgo参数化MUX写法

圈圈1997

同时求助有没有会用for循环写的？？
module MUX
#(
    parameter   m = 8,
    parameter   n = 8,
    parameter   width = 3
)
(
    input   [n*m-1:0]   indata,
    input   [width-1:0] sel,
    output  [m-1:0]     outdata
);

assign  outdata =   indata[(m*(sel+1)-1)-:m];
endmodule

[a-:b]等同于[a:a-b+1]，含有参数时能够自动综合成MUX
综合成的RTL电路