如何告诉VCS，设计中某个模块是同步模块？

baiguangyu003 · 发表于 2021-7-25 11:01:32

请问大神，

后仿时，同步模块出现亚稳态，导致不定态传播了。我想问一下，如何在VCS中声明一个模块是同步模块，不让他出不定态。本来同步模块就是为了抵抗不定态才有的，现在仿真反倒有了不定态。

anpengfei · 发表于 2021-7-25 11:01:33

我是disable同步寄存器的第一级：
tcheck A.B.C all -msg -xgen -disable -r

miccjiang · 发表于 2021-7-25 13:54:51

用tcheck关闭模块的setup hold检查

baiguangyu003 · 发表于 2021-7-25 14:59:17

miccjiang 发表于 2021-7-25 13:54
用tcheck关闭模块的setup hold检查

请问具体语法是什么：

好像是：
instance {........位置......} {noTiming}

我想问，如果不是instance，而是不想检查一个具体的pin脚，比如一个cell的复位管脚CDN，如何约束？谢谢。

noname丶 · 发表于 2021-7-26 14:19:03

楼主头像有点东西

gaurson · 发表于 2021-7-26 18:57:07

4楼正解，你不要关注PIN，你要关注PIN对应的那个寄存器，才是时序的关键路径。

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