verilogams 仿真问题

amodaman · 发表于 2022-7-8 11:36:02

sumiqin 发表于 2022-7-8 10:51
你好，就是想请教一下，我这边重新编译产生了connectLib，也可以打开的时候自动能看到connectlib文件选择 ...

新版的xcelium与先前的spectreVerilog不一样，是不需要加入connect单元的，只需要在config view里面指明这个模块用的是模拟的view还是i数字的view，xcelium就会i自动进行模拟到逻辑，或者逻辑到模拟的信号转换。 xcelium所有的debug都要从config view开始，如果netlist产生不了，一定还是config view的问题。

sumiqin · 发表于 2022-7-8 11:55:29

amodaman 发表于 2022-7-8 11:36
新版的xcelium与先前的spectreVerilog不一样，是不需要加入connect单元的，只需要在config view里面指明 ...

感谢回复，刚刚发现是connectlib的产生的时候，如果是64b的，需要在执行语句的时候，后面加个64，重新生成connect lib后，可以自动插入connection elements了。但是现在又出现了GCC version mismatch found的问题。也是在读取connet_lib中的.vams文件时出现的error

18758717868 · 发表于 2022-9-30 09:31:23

sumiqin 发表于 2022-7-8 10:51
你好，就是想请教一下，我这边重新编译产生了connectLib，也可以打开的时候自动能看到connectlib文件选择 ...

楼主，请问你这个问题解决了吗？我也出现了这个问题。

sumiqin · 发表于 2022-9-30 17:22:15

18758717868 发表于 2022-9-30 09:31
楼主，请问你这个问题解决了吗？我也出现了这个问题。

解决了，先看下你的CIW窗口是否为比如，6.1.8-64b，如果有64b，则在执行编译connlib语句的时候，还需要再加64bit再执行。重启后就没有问题了。后面直接是用的IE card设置全局的数字电源，感觉不设置connect rule也是可以的，关键是要编译正确了。可以多试试

[求助] verilogams 仿真问题

站长推荐 /3