求助一个关于DC综合的问题

梵高先生 · 发表于 2021-7-14 22:04:32

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在综合时候一直报有一些寄存器时钟没有所需要的上升沿，请问这是什么原因例化模块的时候clock改过名字，这个会影响吗，比如图中写的是pkt_clk，但实际这个模块中的时钟名称为clk

jake · 发表于 2021-7-14 22:49:46

查一下SDC中pkt_clk是怎么定义的。
设计中是否有clock mux之类在某些约束下时钟过不来。

fhy420462303 · 发表于 2021-7-15 09:21:17

pkt_clk有create 或者 generate 呢？？？是否有通过mux？？？是否在design 里面用的是negedge 或者经过inv后用的posedge呢？？

梵高先生 · 发表于 2021-7-15 10:39:21

fhy420462303 发表于 2021-7-15 09:21
pkt_clk有create 或者 generate 呢？？？是否有通过mux？？？是否在design 里面用的是negedge 或者经过inv ...

是有create，剩下的情况我再检查一下，感谢

jake · 发表于 2021-7-15 12:43:25

梵高先生发表于 2021-7-14 20:39
是有create，剩下的情况我再检查一下，感谢

create_clock 后面缺了 -waveform

梵高先生 · 发表于 2021-7-15 16:14:55

jake 发表于 2021-7-15 12:43
create_clock 后面缺了 -waveform

这个缺省waveform不是默认50%占空比吗

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