请问添加decapcell怎么选取驱动能力和vt较好？

0417多音字 · 发表于 2021-7-12 14:22:34

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如题

xingyun666666 · 发表于 2021-7-12 15:30:30

第一，为什么会有这个问题？是遇到什么issue了吗？
第二，一般加decap filler，一般先加很大的，再加小的，至于vt，你目前的design中flow上是有哪些VT？

jimmyliuquan · 发表于 2021-7-12 18:29:55

首先可以先统计下现有lib库里的decap的面积和电容值的总结根据具体的design面积来加decap，尽量避免加太多ULVT的decap，leakage power比较大

xingyun666666 · 发表于 2021-7-13 09:58:52

jimmyliuquan 发表于 2021-7-12 18:29
首先可以先统计下现有lib库里的decap的面积和电容值的总结根据具体的design面积来加decap，尽量避免加太 ...

您好前辈，想请教下根据具体的design面积来加decap，这个可以具体解释下吗？不太懂
另外，我的理解，现在应该很多decap都是等同于spare cell，应该是各种驱动的cell，各种类型的cell（除ULVT）都洒上，对吗？

jimmyliuquan · 发表于 2021-7-13 10:51:47

xingyun666666 发表于 2021-7-13 09:58
您好前辈，想请教下根据具体的design面积来加decap，这个可以具体解释下吗？不太懂
另外，我的理解，现 ...

我就说说我的陋解，首先你的design floorplan是一定的，你这个时候 place都是做完的 logical stdcells都是摆好的，这个时候要考虑decap数目和decap占多少面积了
数目太多可能面积占的太大数目太少芯片on-die的deccap不够对于dynamic IR和SIPI都是不利的。所以这个时候就是做一些trial case都考虑然后找到一个最佳方案。

xingyun666666 · 发表于 2021-7-13 11:53:27

jimmyliuquan 发表于 2021-7-13 10:51
我就说说我的陋解，首先你的design floorplan是一定的，你这个时候 place都是做完的 logical stdcells都 ...

前辈，我的理解：
在哪个阶段加spare cell?
第一，如果在place之后，cts之前加，那这些decap filler cell将占据很多好的位置（本来这些位置可以在优化时插buf，或者size up cell），对timing是有影响的
第二，如果在最后阶段加decap filler.那能加到的位置又有限，对以后对metal eco不太友好，很可能附近找不到合适的decap cell去做metal eco
您在什么阶段加？decap数目和decap占多少面积，try很多次？先给一个比率，比如占总std cell数目的3%?这个感觉要自己抓下统计下cell的数量比例

1064170361 · 发表于 2024-3-4 11:13:57

jimmyliuquan 发表于 2021-7-12 18:29
首先可以先统计下现有lib库里的decap的面积和电容值的总结根据具体的design面积来加decap，尽量避免加太 ...

请教下decap的数量对整个电路的leakage有影响吗

jimmyliuquan · 发表于 2024-3-5 15:59:58

1064170361 发表于 2024-3-4 11:13
请教下decap的数量对整个电路的leakage有影响吗

我做的反正没有来控制过 decap数量的感觉leakage很小

热爱IC的小白 · 发表于 2024-3-19 15:59:30

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