请教各位大佬关于case语句的问题

y_potato

`timescale 1ns / 1ps

module case_cl(
    input sel,
    input in,
    output reg out
    );

    always @(sel)
    begin
        case(sel)
        0ut=out;
        1ut=in;
        endcase
    end
endmodule

=============分割线==============
上述的这段代码中，在vivado中的仿真结果如下

从vivado的仿真结果可以看到，sel变化时，case语句被执行了一次，类似于触发器

然后将上述代码DC综合后，通过ncverilog加载sdf文件再仿真，结果如下

可以看到ncverilog的仿真结果是综合出锁存器的结果
请问各位大佬，vivado和ncverilog的仿真结果，针对这段代码而言，哪个仿真结果更合理呢

y_potato

我更倾向于综合出锁存器的结果

randolpha

alwasy @*

quantus

综合组合逻辑的时候在敏感列表里最好用*, 这样避免综合出latch. 你现在的敏感列表只有sel可以触发, 所以in改变时, out并不改变就成了latch. 这些东西基本的verilog书里都有介绍

Roy97

敏感信号列表不全，会综合出latch，建议看一下DC综合的log。最好使用always @（*） 或者 SV的always_comb 。

y_potato

   

quantus 发表于 2021-7-10 18:55
综合组合逻辑的时候在敏感列表里最好用*, 这样避免综合出latch. 你现在的敏感列表只有sel可以触发, 所以in ...

我明白您说的，但我只想sel作为敏感列表，所以只添加了sel。
实现的功能是，sel切换时，out才发生改变。
我想知道这样写出来的语句，仿真结果应该是vivado的合理还是ncverilog的合理。

y_potato

   

randolpha 发表于 2021-7-10 18:20
alwasy @*

我明白您说的，但我只想sel作为敏感列表，所以只添加了sel。
实现的功能是，sel切换时，out才发生改变。
我想知道这样写出来的语句，仿真结果应该是vivado的合理还是ncverilog的合理。

fiser

comb logic不支持这样干呀。 换seq logic吧。

robadi_wk

做IC设计不是搞软件，你需要知道自己想得到什么电路才写code，而不是写了code，电路变成啥样全靠综合工具