virtuoso导入.v网表出的是框图，怎么才能生成门电路的样子呢

xbuilder · 发表于 2021-7-9 10:42:16

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mlx111 · 发表于 2021-7-9 11:15:57

导入verilog代码本来就是个symbol啊，导入spice网表才是schematic

xbuilder · 发表于 2021-7-9 11:45:54

我生成的.v格式的网表也不可以吗？

hahakoko · 发表于 2021-7-9 22:37:17

导入时要链接基本单元库

jake · 发表于 2021-7-10 02:24:37

如果Virtuoso环境里有标准元库，Import -- Verilog 流程中指定标准元库为参考库，可以生成门电路的原理图。
供参考：
http://blog.eetop.cn/blog-1592-6946832.html

xbuilder · 发表于 2021-7-10 15:27:12

已经引入标准单元库，但还是不行

jake · 发表于 2021-7-10 18:50:54

xbuilder 发表于 2021-7-10 01:27
已经引入标准单元库，但还是不行

Reference Libraries: 去掉 basic
Reference Symbol View Names: 应该是 symbol

-v Options, -y Options: 可以都不填。标准元库应该已经在 Cadence Library 里了

xbuilder · 发表于 2021-7-11 11:21:30

可以了，谢谢！！！！！！！！

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