SSPLL无法锁定的问题

everlasting0

想求助一下各位 Sub-Sampling PLL无法锁定的问题

下面是仿真的波形图

橙色的是VCO的控制电压，红色和白色分别是对VCO输出信号以及反相信号的采样，
可以看到现在的状态是VCO的频率已经接近锁定频率，但是就是无法达到锁定状态。
红白线的采样电压的上下相对位置不同也说明输出的频率目前是在大于目标频率和小于目标频率间来回摆动。

但是锁定的状态不是这样，真正的锁定状态下采样出的电压会有差值，但上下位置固定，电压差值是为了补偿CP的上下电流失配。而且控制电压上的纹波很小。

所以想请教一下各位，出现这种情况的主要原因是什么，以及解决方法。

PLL结构是最传统的SSPLL结构，即SSPD-CP-VCO的结构，具体电路实现与高翔于2009年发布在JSSC上的SSPLL论文基本相同。DOI：10.1109/JSSC.2009.2032723

everlasting0

问题已解决 虽然还没有人回复
但是我还是先把解决方案写在这里了：
请各位仿真PLL的同行千万不要在ADE环境下高性能仿真的aps里面勾选PLL选项 否则就会一直出现上面那种问题
切记切记

击穿的CMOS

多谢分享

wandola

:D:D

Zj1228

DD，遇到了相同的问题

lidayu666

我也遇到这个问题了，但我的APS好像没有PLL的选项？有人来讨论一下吗

kjhe

lidayu666 发表于 2023-3-27 17:50
我也遇到这个问题了，但我的APS好像没有PLL的选项？有人来讨论一下吗

请问您解决了吗？我发现仿真精度低时可以收敛，仿真精度高时出现了相同的不收敛情况，请问有什么办法吗？

sdki

lidayu666 发表于 2023-3-27 17:50
我也遇到这个问题了，但我的APS好像没有PLL的选项？有人来讨论一下吗

一样的，尝试用spectre或者spectre X

qinkun

everlasting0 发表于 2021-7-7 09:15
问题已解决 虽然还没有人回复
但是我还是先把解决方案写在这里了：
请各位仿真PLL的同行千万不要在ADE环 ...

在哪里呀

ecnu_zyl

everlasting0 发表于 2021-7-7 09:15
问题已解决 虽然还没有人回复
但是我还是先把解决方案写在这里了：
请各位仿真PLL的同行千万不要在ADE环 ...

感谢楼主提供思路，解决了很大的问题