在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2018|回复: 0

FPGA的时序预算

[复制链接]
发表于 2007-12-16 21:22:50 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
时序预算指的是逻辑设计之初,需要确定的逻辑内部处理能力(包括时钟频率 总线宽度 缓存大小等)
由于时序预算影响到整个逻辑系统的设计复杂性,甚至有时会影响到设计的可实现性。所以时序预算对
整个设计是非常重要的。
影响时序预算的几个关键指标包括但不限于以下几个因素:1、系统的吞吐能力。比如1Gbps的以太网报文
的最大处理能力大约为1.5MPPS,那么逻辑内部的处理能力就要求>1.5MPPS. 2、内部带宽是否出现膨胀。
有的设计内部带宽会远大于接口的带宽(如多播复制),这时候应该使内部每个处理环节的能力都不致于削
弱这种能力。3、内部设计流水。逻辑内部的流水对整个设计的影响很大。4、硬约束。主要是指FPGA硬件特
性。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 20:33 , Processed in 0.025598 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表