标准单元库LVS过不了

上官轩晖

使用了TSMC28nm的标准单元库，版图通过cdk压缩文件解压得到，Cadence的schematic通过import ---spice网表得到。针对一个简单的反相器做LVS的时候一直提示没电源地的PIN，如下图所示。已经检查过layout中是用Pin层画的，而且LVS界面LVS Option中已经设置了VDD,VSS的名称，此外取消了Abort LVS on power/ground net erros.

上官轩晖

标准单元库的版图不是PCELL的晶体管，而是用PO，OD等一层一层画上去的，或许跟这个有关系？

江湖智慧

stdcell 衬底悬空 引起的吧

modaowuyan

看起来似乎是没认到版图里的power和ground pin，看下pin name和lvs设定的是否匹配。还有就是pin是否在top level层

njaiqhbshxhx

打上电源和地的label就可以了

IRIS_1

   

上官轩晖 发表于 2021-7-1 16:33
标准单元库的版图不是PCELL的晶体管，而是用PO，OD等一层一层画上去的，或许跟这个有关系？ ...

解决了吗，我也碰到这个问题

suma5213

http://bbs.eetop.cn/viewthread.php?tid=210127

DemoYe

没有放tapcell

上官轩晖

   

IRIS_1 发表于 2022-1-14 09:30
解决了吗，我也碰到这个问题

import spice时候生成schematic的时候finger width*number不等于total width。因为默认不执行total width的回调，EETOP上有个大佬讲给了执行回调的脚本，运行一下就好了。