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[讨论] block初始的时候是42%的cell uti,place后是52%, 这个增长是正常的吗?

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发表于 2021-7-1 14:02:05 | 显示全部楼层 |阅读模式

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请教,block初始的时候是42%的cell uti,place后是52%,这个增长是正常的吗?

发表于 2021-7-1 14:20:25 | 显示全部楼层
感觉有点问题,initial到place并没有增加什么东西,变化不会这么大,变化2%到3%都已经很多了
 楼主| 发表于 2021-7-1 15:06:37 | 显示全部楼层


九漏鱼 发表于 2021-7-1 14:20
感觉有点问题,initial到place并没有增加什么东西,变化不会这么大,变化2%到3%都已经很多了 ...


我看place后的timing WNS是-200ps,感觉可能是timing太差导致利用率增加很多,有这种可能吗?
发表于 2021-7-1 15:18:51 | 显示全部楼层


xingyun666666 发表于 2021-7-1 15:06
我看place后的timing WNS是-200ps,感觉可能是timing太差导致利用率增加很多,有这种可能吗?
...


不应该啊,place阶段的timing不准的,问问其他大神吧,我也不清楚了,哈哈

发表于 2021-7-1 20:00:53 | 显示全部楼层
你要看你的模块面积多大了,面积小的增加比较明显
发表于 2021-7-2 01:18:07 | 显示全部楼层
本帖最后由 jake 于 2021-7-1 11:29 编辑

打开Design Browser, 搜素FE_开头的net,instance,根据FE_后面的名字,可以推测Innovus为什么插入这些门。例如,FE_OFC/FE_OFN,place_opt_design过程中做DRV fixing插入了这些buffer,可以理解。 如果有其他FE_,要思考一下是否设置有错误导了Innovus。
发表于 2021-7-2 10:31:34 | 显示全部楼层
正常,有时综合的timing满足,在pr时发现timing critical,面积就增加了。
还有就是面积critical也会引起这种情况。
 楼主| 发表于 2021-7-6 10:49:44 | 显示全部楼层


jake 发表于 2021-7-2 01:18
打开Design Browser, 搜素FE_开头的net,instance,根据FE_后面的名字,可以推测Innovus为什么插入这些门。 ...


jake哥,一般Init,place,cts,route,postroute每个stage比前一步增加2~3%的利用率才是正常的?
另外一个问题,关于block的长宽比,在try run时,什么样的宽长比是不能接受的?只要能做出来能绕通,就可以接受?

 楼主| 发表于 2021-7-6 10:52:36 | 显示全部楼层


quanqiutong 发表于 2021-7-2 10:31
正常,有时综合的timing满足,在pr时发现timing critical,面积就增加了。
还有就是面积critical也会引起这 ...


您好,想请教下,有时综合的timing满足,在pr时发现timing critical,我没有做过综合,这种timing path是有什么特点吗?是哪种path?
另外,为什么面积critical也会引起这种情况?我的理解,不管面积多大,大的die size和小的die size增加的cell的数量都是一样的
发表于 2021-7-6 12:15:25 | 显示全部楼层


xingyun666666 发表于 2021-7-5 20:49
jake哥,一般Init,place,cts,route,postroute每个stage比前一步增加2~3%的利用率才是正常的?
另外一 ...


init: 0%
floorplan: small increase due to physical cells such as tap cells, endcap cells
place: small increase due to DRV fixing
CTS: 5-10%. This is very rough estimate.  It depends on the design.  
route: small increase due to antenna diode insertion, some cell upsizing, maybe some hold fixing buffers
postroute: small increase due to hold fixing.

高宽比太极端会造成utilization降低。如果能最后跑通,timing closure能过,也就算了。见过1:9,速度一般,5层金属,utilization依然可以做到~70%。

多说一句,如果综合不能做到meet setup并有一点裕量,这个样子没必要再往下走了,多半是浪费时间给后端挖坑。 我们的流程是综合必须满足setup,尤其是高速设计。达不到就打回去,RTL架构重做。

再多说一句,在CTS之前timing optimization是没有意义的。CTS之前跑timeDesign看看timing有什么变化是可以的,跑optDesign -drv也是合理的,跑optDesign -setup, optDesitgn -hold就多余了。

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