这两种capless的LDO谁做过或者研究过？

dannyduan · 发表于 2021-7-11 15:41:27

子车天纵发表于 2021-7-11 11:42
你这10%已经不错了，我这里100ps会拉1A的峰值电流，30%都很难。而且你为什么是20ns啊，数字逻辑切换没这么 ...

数字逻辑频率只有10M左右，所以不是特别快。你这100ps内拉1A，capless LDO实在是hold不住吧

子车天纵 · 发表于 2021-7-11 16:14:45

本帖最后由子车天纵于 2021-7-11 16:16 编辑

dannyduan 发表于 2021-7-11 15:41
数字逻辑频率只有10M左右，所以不是特别快。你这100ps内拉1A，capless LDO实在是hold不住吧

...

时钟频率和切换时间没啥关系吧，同步时钟下就是一堆GATE一起翻，这个时间是很短的，一般就是零点几ns，而且这个时间短不意味LDO掉的多，数字电路只有切换的时候才产生穿通电流，切换时间变短，但是切换时间内电流的积分量也就是电荷的抽取是减小的，你是挂的真实负载吗？

dannyduan · 发表于 2021-7-11 16:36:23

子车天纵发表于 2021-7-11 16:14
时钟频率和切换时间没啥关系吧，同步时钟下就是一堆GATE一起翻，这个时间是很短的，一般就是零点几ns，而 ...

我挂的是current profile，从客户那里抽取寄生仿真得到的。
其实，实际上的数字电路负载peak电流不会像你所说的那样，在同一时钟沿反转，数字电路内部的clock tree 还是会产生一些延迟，另外数字电路本身会有一些decoupling电容，导致LDO负载电流的peak值不会这么恶劣。

子车天纵 · 发表于 2021-7-11 16:44:55

dannyduan 发表于 2021-7-11 16:36
我挂的是current profile，从客户那里抽取寄生仿真得到的。
其实，实际上的数字电路负载peak电流不会像 ...

对的，但是我现在没有实际的负载，负载是我自己搭的6000个与非门，如果现在这种情况能满足指标的话，加了线延迟之后肯定裕度是够的。

子车天纵 · 发表于 2021-7-12 13:07:35

dannyduan 发表于 2021-7-11 16:36
我挂的是current profile，从客户那里抽取寄生仿真得到的。
其实，实际上的数字电路负载peak电流不会像 ...

你的LDO在数字负载刚开始工作的时候会出现最低点吗？

jiang_shuguo · 发表于 2021-7-13 12:21:38

内部再加些输出端的decap电容，能改善点非常快速的抽电流。

dannyduan · 发表于 2021-7-13 12:51:01

子车天纵发表于 2021-7-12 13:07
你的LDO在数字负载刚开始工作的时候会出现最低点吗？

这个还不会，负载是慢慢加上去的。突然来一个重负载受不了的

CmosLgh · 发表于 2021-9-14 11:31:19

感谢大哥的分享papers

qnq · 发表于 2022-9-27 12:43:11

thanks

夜太深 · 发表于 2023-4-6 14:16:24

子车天纵发表于 2021-7-1 11:59
我最近也在弄capless，这个结构已经是我实际仿真出来最好的了，或者你可以试试NMOS输出。如果你想要ns级 ...

最近我也在做这个结构，有个情况，负载电流50u到20m之间相位曲线会出现上翘，虽然相位裕度的值正常但是输出电压仍然会出现震荡，你仿真有这个情况吗

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