Design Compiler

wanghonglei7782 · 发表于 2021-6-28 16:20:16

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问一下，有没有一个命令可以把整个文件夹下的所有verilog 文件都导入到Design compiler里。比如我的文件夹叫51Core，那个导入的命令应该怎么写，

你看了你 · 发表于 2021-6-28 16:29:13

foreach命令

puxiancheng · 发表于 2021-6-28 17:29:13

可以把所有文件弄一个filelist，read_verilog -vcs "-f filelist"，命令不准确。需要自己查下userguide

wanghonglei7782 · 发表于 2021-6-28 19:42:25

你看了你发表于 2021-6-28 16:29
foreach命令

不应该是TCL命令行吗， TCL还有foreach命令？虽然不懂，还是很谢谢你！

wanghonglei7782 · 发表于 2021-6-28 19:43:48

puxiancheng 发表于 2021-6-28 17:29
可以把所有文件弄一个filelist，read_verilog -vcs "-f filelist"，命令不准确。需要自己查下userguide ...

思路明白了，非常感谢！！

你看了你 · 发表于 2021-6-29 11:11:03

wanghonglei7782 发表于 2021-6-28 19:42
不应该是TCL命令行吗， TCL还有foreach命令？虽然不懂，还是很谢谢你！

tcl有foreach命令，把你的源代码放在一起，然后用foreach命令逐个读入

wanghonglei7782 · 发表于 2021-6-29 21:47:49

你看了你发表于 2021-6-29 11:11
tcl有foreach命令，把你的源代码放在一起，然后用foreach命令逐个读入

明白了，非常感谢！！！

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