版图验证的LVS问题

YooJio · 发表于 2021-6-5 09:06:53

图中的子电路已经全部通过DRC和LVS了，合图的时候遇到了一些没有见过的错误，如图所示出去pin脚外只有两条内部连线，解决完这些问题以后还有10个错误，这些错误报的都是子电路里的错误，这是为什么。

存在感 · 发表于 2021-6-5 09:06:54

1 先重新检查一遍子单元的LVS 和DRC 确认全部是通过的。
2 再检查顶层连线是否接错，子单元之前有没有层交叠。、
3 可以设置HCell 进行检查。方便查各层单元的错误。

fengrlove · 发表于 2021-6-5 09:17:46

信息这么少？不太好判断

YooJio · 发表于 2021-6-5 11:43:10

fengrlove 发表于 2021-6-5 09:17
信息这么少？不太好判断

里面的模块都已经验证通过了，就是合图验证lvs的时候又报了子电路的问题，我再截几张详细的错误图，类型都是一样的。

YooJio · 发表于 2021-6-5 11:55:38

fengrlove 发表于 2021-6-5 09:17
信息这么少？不太好判断

详细错误

Williams00 · 发表于 2021-6-5 15:18:50

YooJio 发表于 2021-6-5 11:55
详细错误

我觉得你应该检查一下连线有软连接error

yzj123 · 发表于 2021-6-5 16:46:51

你这个有可能是电源或者地跟信号线short了

YooJio · 发表于 2021-6-5 17:00:56

Williams00 发表于 2021-6-5 15:18
我觉得你应该检查一下连线有软连接error

软连接error是什么意思我原来也遇到过这类错误是某些连线错误造成的这次检查了很多遍最后还有这10个错误

tcx963258 · 发表于 2021-6-7 14:03:44

存在感发表于 2021-6-7 09:44
1 先重新检查一遍子单元的LVS 和DRC 确认全部是通过的。
2 再检查顶层连线是否接错，子单元之前有没有层交 ...

8楼正解

489315174 · 发表于 2021-6-7 15:14:42

可以试下-automatch 或hcell的方式跑lvs，
看你报错类型比较像是外部有连线接反了。

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