界面跑LVS通过calibre提取出的layout 网表*spi丢失部分pin?

le_levi

首先声明版图层次信息及出pin完全没问题，通过PVS验证完全没问题，DRC/LVS OK.
生平第一次碰到这么奇怪的问题:用calibre界面run LVS提取的layout网表*spi有部分pin丢失，电路提取的网表完全没问题，大伙有遇到的吗？ 跑的是一个IO cell,跑其他block又没有问题，所以感觉困惑了。所用calibre为2019试用license.
望大伙不吝赐教，多谢！
问题已经发现：rule file问题，拿到的deck出问题.

le_levi

自己导gds替换calibre提取的gds,还是无法改变现状，试了好几种办法，还是无法解决，太奇怪了！

tuohong

说实话碰到过类似的，以楼主的经验流程不会有问题，可能就是些小失误导致的了。就当PVS不存在，一点一点的debug，总能找到。

存在感

1 怎么判定layout 网表丢pin。
2 怎么判断电路网表没有问题。
3 如果前面两问题成立，那lvs 是怎么通过的？
4 还是 对工具来说认为版图 电路的网表都没问题，判定layout网表pin丢失的是人为判断？
5 如果1到4 成立是否可以认为是工具与人对layout网表的判断是有差异的，差异的来源主体是否是同一个，如果是同一个那么到底工具正确还是人的认知正确？

le_levi

存在感 发表于 2021-6-7 09:34
1 怎么判定layout 网表丢pin。
2 怎么判断电路网表没有问题。
3 如果前面两问题成立，那lvs 是怎么通过的？ ...

我说的问题都已经描述清楚了，不一样怎么去判断，当然是原汁原味，不同工具检查差异。现在已经发现问题了，rule file问题.

tcx963258

le_levi 发表于 2021-6-7 15:09
我说的问题都已经描述清楚了，不一样怎么去判断，当然是原汁原味，不同工具检查差异。现在已经发现问题了 ...

很好奇问什么在工具里面lvs 已经通过，但人眼看网表发现是缺pin 的？
工具认定lvs 通过 都是相同文件，就说明这两个网表从端口到网络到器件参数都应该是一样的。
两个网表出来后这时工具对比的是两个网表了。

求解惑。

le_levi

tcx963258 发表于 2021-6-7 16:05
很好奇问什么在工具里面lvs 已经通过，但人眼看网表发现是缺pin 的？
工具认定lvs 通过 都是相同文件，就 ...

网表处理有问题，怎么可能通过LVS！！！有问题就去查找问题，就会发现。PVS与calibre不是同样的file，格式不一样，不能对比，只能判断各自的结果.

ZGP123456

你好！请问rule file是什么问题呢？我现在也遇到了相同问题 - -！