Power IR上去了，时序问题就回冒出了?

xingyun666666

请问，应该怎么理解这句话   " Power  IR上去了，时序问题就回冒出了"?

jake

Power grid 做得不好，造成 IR 大。When standard cell supply voltage is lower, cells become slower, timing issue could arise.  

一枚小兵

IR过大，分压就会过大，到每个cell的电压不一定能达到STA中lib的标准电压了，cell deley增大自然有冒出timing问题的风险

xingyun666666

   

jake 发表于 2021-6-4 12:29
Power grid 做得不好，造成 IR 大。When standard cell supply voltage is lower, cells become slower, ti ...

jake哥，那是不是只要timing 有margin，实际上power，IR violation是可以ignore的有时？什么时候是可以ignore的，什么时候是不能ignore的？

jake

   

xingyun666666 发表于 2021-6-6 19:45
jake哥，那是不是只要timing 有margin，实际上power，IR violation是可以ignore的有时？什么时候是可以ign ...

IR要看具体情况。例如，标准供电1.2V，如果设计中某处IR大于120mV，该处供电已经低于标准元库最低电压(1.08V)，cell timing超出了characterization范围。cell其实还能工作，但timing都不准了，这样是不行的。通常惯例是fast corner+worst RC, IR小于标准供电5%
Power通常看设计指标。可以牺牲一些timing，尽量使用低功耗的标准元，降低一些。

xingyun666666

   

jake 发表于 2021-6-7 20:58
IR要看具体情况。例如，标准供电1.2V，如果设计中某处IR大于120mV，该处供电已经低于标准元库最低电压(1. ...

有一个疑问，为什么使用fast corner+worst RC？是因为net和cell的功耗，无论是静态还是动态都是最差的？
另外，可以牺牲一些timing，尽量使用低功耗的标准元，降低一些，就是保证timing的前提下，尽量用HVT cell？
我查了下，降低功耗，还可以：
1) clock gating
2) power gating
43) synopsis新开发出一种self-gating的方法

jake

   

xingyun666666 发表于 2021-6-8 02:46
有一个疑问，为什么使用fast corner+worst RC？是因为net和cell的功耗，无论是静态还是动态都是最差的？
...

是的，IR 关注的是瞬时最大的 IR drop。 fast corner+worst RC 可以得到最差的情况。

timing/speed 和功耗之间平衡，最直接的办法就是在满足timing的情况下使用驱动小一些的标准元，使用HVT。 clock gating 也是常用办法。 power gate 要看设计要求吧，应该是设计初始决定的，毕竟不是每个block都可以power off的。