verilog写的计数器出现负数怎么回事？

Mr.Jia · 发表于 2021-5-31 22:03:29

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lizexc · 发表于 2021-5-31 22:39:40

你選錯進制了

StevenYwh · 发表于 2021-5-31 23:14:02

改成无符号数

Mr.Jia · 发表于 2021-6-1 10:06:24

StevenYwh 发表于 2021-5-31 23:14
改成无符号数

我没有定义为有符号数啊不是默认的是无符号数吗

uu_chasel · 发表于 2021-6-1 10:11:48

波形图上显示改为unsigned，别改成decimal

smarthb · 发表于 2021-6-1 15:38:36

modelsim仿真输出的波形，可以选择每个信号显示的进制类型，默认应该是十六进制。你图中的ms是选择的signed decimal

Mr.Jia · 发表于 2021-6-1 19:27:58

uu_chasel 发表于 2021-6-1 10:11
波形图上显示改为unsigned，别改成decimal

好的我试试，谢谢

Mr.Jia · 发表于 2021-6-1 19:30:08

smarthb 发表于 2021-6-1 15:38
modelsim仿真输出的波形，可以选择每个信号显示的进制类型，默认应该是十六进制。你图中的ms是选择的signed ...

好的谢谢

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