手动instance的ICG cell设置dont_touch的综合问题

andywang3791

对于手动instance的ICG cell设置 set_dont_touch [get_cells xxx]后，为什么在综后compile_ultra -gate_clock，工具就不会在这个ICG cell后自动再插入ICG cell
如果我不设置dont_touch，是可以在ICG cell后自动再插入ICG cell的，
我理解set_dont_touch只针对该cell不被优化，不理解为什么不能在该cell驱动的net上插新的cell？

fhy420462303

ICG 输出是否设置creat_clock，且设置为set_ideal_network？？？

andywang3791

fhy420462303 发表于 2021-5-31 16:03
ICG 输出是否设置creat_clock，且设置为set_ideal_network？？？

ICG输出没有create_clock, 因为综合对clock属性应该是自动会上ideal network，所以set_ideal_network也没有设置

jake

可能跟-gate_clock算法有关。


也许可以用insert_clock_gating先加clock gating，再set_dont_touch。
read_verilog ...
current_design ...
link
set_clock_gating_style ...
insert_clock_gating
propagate_constraints -gate_clock
set_dont_touch ...
compile

感觉这里DC比Genus限制多了一点。 也许DC compile_ultra不希望RTL里的ICG被设成dont_touch，这样DC算法自由度大一些，可以全局"优化"ICG。

andywang3791

jake 发表于 2021-5-31 23:53
可能跟-gate_clock算法有关。

Jake，是像您说的这样的，再请教下，在综合时如何让工具在顶层不加INV/BUF等cell，只做连线，并且顶层上的sub module的interface不变化

andywang3791

jake 发表于 2021-5-31 23:53
可能跟-gate_clock算法有关。

Jake，是像您说的这样，再请教一个问题，dc综合如何让工具不在顶层加INV/BUF等cell，不做优化，并且保持顶层下的submodule的interface保持不变化

jake

andywang3791 发表于 2021-5-31 19:38
Jake，是像您说的这样，再请教一个问题，dc综合如何让工具不在顶层加INV/BUF等cell，不做优化，并且保持 ...

可能要分两步。
先综合下一级。综合的时候把boundary_optimization设成false。
set_attribute [get_designs *] boundary_optimization false
综合结束后write_file ... <digcore>.ddc

最后综合digtop，读入下一层模块ddc。
read_ddc <digcore>.ddc
禁用INV，BUF。
set_dont_use <inverters>
set_dont_use <buffers>

大致思路时这样，具体指令语法记不清了。 我这里很早就换用Genus，没有DC了。

夜明猪呵呵

好像没说出个所以然？？？请问这个根本原因就是工具这么标定的吗