cadence里的esd仿真分析

江湖人92 · 发表于 2022-2-14 20:08:45

mars0904 发表于 2022-2-14 10:12
perc大部分都是fab自己给出的rule，进行ESD check
比如clamp size， diode size，是否缺少ESD通路、结构 ...

perc 需要fab提供单独的runset file吗？

mars0904 · 发表于 2022-2-15 15:22:05

江湖人92 发表于 2022-2-14 20:08
perc 需要fab提供单独的runset file吗？

是的

xz15256532182 · 发表于 2022-6-5 16:03:39

一般都是用perc去check把，定义了不少rule 的问题，尤其是电阻和CD

shauncc21 · 发表于 2022-6-11 11:32:05

PERC比这个检查的全面，PERC会检查三项，1.TOPOLOGY 就是该有的位置有没有ESD保护，以及尺寸比如MOS的L和TW是否符合rule，还有就是DIode的周长之类，以及Power clamp的RC和MOS是否合适 2.就是算放电路径下Point to point寄生电阻是否符合fab的rule 3.就是放电路径下current density是否合适，也就是metal是否能耐大电流，够不够宽。

不吃鱼的猫 · 发表于 2022-8-25 15:30:14

shauncc21 发表于 2022-6-11 11:32
PERC比这个检查的全面，PERC会检查三项，1.TOPOLOGY 就是该有的位置有没有ESD保护，以及尺寸比如MOS的L和TW ...

还有latch up

u12u34 · 发表于 2022-8-25 19:49:53

有些fab厂会提供专属的ESD检查工具，尤其是.18和.35这种大尺寸的片子。

萧炎 · 发表于 2023-12-22 15:01:02

插眼学习一下

zhangyang370281 · 发表于 2023-12-25 21:00:12

mars0904 发表于 2022-2-14 10:12
perc大部分都是fab自己给出的rule，进行ESD check
比如clamp size， diode size，是否缺少ESD通路、结构 ...

并不是所有的工艺都可以提供perc检查的rule，另外国内很多工艺都是partial gds，无法自己做perc检查

Voltus_ESD提供的电阻和CD检查还是不错的，至少在芯片设计前期就能基于def进行检查，而perc检查是基于gds版图的，对设计版图要求较高，不能有电源地short,最好lvs能通过，等可以进行perc检查时，设计阶段比较靠后了

Sarahlln · 发表于 2024-1-4 16:34:26

shauncc21 发表于 2022-6-11 11:32
PERC比这个检查的全面，PERC会检查三项，1.TOPOLOGY 就是该有的位置有没有ESD保护，以及尺寸比如MOS的L和TW ...

你好！不太理解第2点违例的后果。第1点就是看ESD电路和放电通路，第3点是看放电时电流密度，第2点检测寄生电阻是为了什么呢？

[求助] cadence里的esd仿真分析

浏览过的版块

站长推荐 /2