锁相环怎么进入锁定状态

芝芝莓莓 · 发表于 2021-5-24 21:45:29

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新手小白研究锁相环结构，有人知道为什么控制电压会一直上升至最高电压，没有进入一个锁定的电压？或者这种状态是什么原因造成的呢？
走过路过的高手，可否解答一下我这个小问题？

方块forever · 发表于 2021-5-25 01:16:39

不知帮顶，我猜是控制环路出了问题，负反馈变成了正反馈。不知道你的模块是怎么搭的？理想模型还是transistor level的？

曦玄 · 发表于 2021-5-25 09:14:14

你的PFD模块没有锁存，看看生成时钟和参考时钟的关系，怎么才能锁存。

蒹葭苍苍 · 发表于 2021-5-25 14:28:55

没锁定，会不会是控制电压达到最大值VCO输出也没有达到PLL锁定的频率要求

芝芝莓莓 · 发表于 2021-5-25 18:22:40

方块forever 发表于 2021-5-25 01:16
不知帮顶，我猜是控制环路出了问题，负反馈变成了正反馈。不知道你的模块是怎么搭的？理想模型还是transist ...

我的电路是晶体管建的

芝芝莓莓 · 发表于 2021-5-25 18:24:50

曦玄发表于 2021-5-25 09:14
你的PFD模块没有锁存，看看生成时钟和参考时钟的关系，怎么才能锁存。

我尝试修改了偏置电压，修改后能够锁住频率。但是置电压不能改变的

芝芝莓莓 · 发表于 2021-5-25 18:25:53

蒹葭苍苍发表于 2021-5-25 14:28
没锁定，会不会是控制电压达到最大值VCO输出也没有达到PLL锁定的频率要求
...

应该是这样，有什么办法可以达到锁定吗？

磐磬 · 发表于 2021-5-25 20:11:33

1、首先检查PFD、CP和divider的行为是否正确，是不是自己设计的行为；
2、检查Vctrl到VDD时Fdiv的频率是多少，如果此时Fdiv的频率还是比Fref频率低，适当增加VCO的频率或者减小divider的除频比。

蒹葭苍苍 · 发表于 2021-5-26 09:42:38

芝芝莓莓发表于 2021-5-25 18:25
应该是这样，有什么办法可以达到锁定吗？

楼下正解

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