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查看: 3166|回复: 16

[资料] System Verilog for RTL model

发表于 2021-5-21 12:18:32 | 显示全部楼层 |阅读模式

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SV for design

RTL Modeling with SystemVerilog for Simulation and Synthesis 9781546776345.pdf

17.62 MB, 下载次数: 92 , 下载积分: 资产 -6 信元, 下载支出 6 信元

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发表于 2021-5-21 12:27:35 | 显示全部楼层

thanks

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发表于 2021-5-21 13:07:25 | 显示全部楼层

thanks for sharing

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不会脱发的小唐

发表于 2021-5-21 14:37:17 | 显示全部楼层

可以可以

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发表于 2021-5-21 15:24:09 | 显示全部楼层

多谢分享！

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发表于 2021-5-21 22:18:29 | 显示全部楼层

很好很强大啊，呵呵。

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发表于 2021-5-22 00:07:09 | 显示全部楼层

Thank you

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发表于 2021-5-24 08:47:02 | 显示全部楼层

感谢分享！！

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发表于 2021-5-24 10:05:59 | 显示全部楼层

感谢分享

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发表于 2021-6-1 23:20:49 | 显示全部楼层

Thanks for your sharing

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