版图 shrink

lindychen

firewolf223 发表于 2021-9-6 17:32
你是说size 之后的？是因为size的不够之前的space 留下来的吗？

是，放大之后的gap。比如，放大之前，两根metal1 金属恰好相连，放大之后做drc时，恰好相连的地方有0.001的缝隙，drc报错了。
另外，放大之后lvs怎么处理。版图里的器件尺寸全都放大了比如1.1倍，但电路图还是原来的尺寸，这就会出现尺寸不匹配报错，
假如一个个去改电路图的尺寸，那工作量很大，请问有没有快捷的方式。谢谢

firewolf223

lindychen 发表于 2021-9-7 11:53
是，放大之后的gap。比如，放大之前，两根metal1 金属恰好相连，放大之后做drc时，恰好相连的地方有0.001 ...

不太能理解你说的放大后产生的gap
能否贴张图？
电路只能通过migration的方法了，写脚本去替换

lindychen

firewolf223 发表于 2021-9-7 13:57
不太能理解你说的放大后产生的gap
能否贴张图？
电路只能通过migration的方法了，写脚本去替换

LD_JK

lindychen 发表于 2021-9-8 10:08

你这个是size 吧？？

九品芝麻狐

lindychen 发表于 2021-9-8 10:08

您好，我也遇到了这个问题，还有孔的DRC问题，请问您解决了吗

lindychen

九品芝麻狐 发表于 2022-7-6 10:11
您好，我也遇到了这个问题，还有孔的DRC问题，请问您解决了吗

gap问题只能在画版图的时候注意overlap，不要恰好连在一起，或者后期去把这些gap填上；孔的问题通过calibredrv，选中孔那层，先放大再缩小，中间要复制下，缩小后用回原来的number，以免重新定义层