verilog-mode使用时parameter无法替换

mysoul · 发表于 2021-5-6 17:30:49

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本帖最后由 mysoul 于 2021-5-6 17:32 编辑

其中test.v和tt.v是定义的两个module，然后在top.v中进行例化，连线之类的都没有问题，但是parameter的参数不能自动替换
其中verilog-auto-inst-param-value无论是设置为nil或者t，都无法将parameter替换成具体的数值。
verilog-auto-inst-param-value:nil 或verilog-auto-inst-param-value:t都没有效果

mysoul · 发表于 2021-5-6 21:08:52

已经解决，谢谢大家

waleiking · 发表于 2021-5-31 12:45:01

mysoul 发表于 2021-5-6 21:08
已经解决，谢谢大家

怎么解决的呢，方便透露一下么

mysoul · 发表于 2021-6-16 17:12:12

waleiking 发表于 2021-5-31 12:45
怎么解决的呢，方便透露一下么

不是脚本问题，是用的时候弄错了，直接把parameter里面的参数换成具体的constant值，然后讲/*AUTOINSTPARA*/这个去掉之后，重新AUTO，之后就可以发现，parameter定义的参数都被具体值替换了

cp1995 · 发表于 4 天前

谢谢

青枣同学 · 发表于 3 天前

学到了。

[求助] verilog-mode使用时parameter无法替换

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