为什么现在工艺在芯片ESD设计时，要全局ESD bus？

zhangyang370281 · 发表于 2021-5-5 21:41:24

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最近在阅读各家工艺厂商的DRM和ESD rule，看了SIMC40、SIMC N14、TSMC N12、HuaLi N28、GF 65 、GSMC 130、HHNEC 130等等各家工艺厂商的DRM文档，发现一个有趣的现象，自从N28之后，各家工艺厂商均提出了全局ESD bus，特别是IO Ring设计时，IO cell已经不提供全CUT（CUT Post VDDE/GNDE和 Pre VDD/GND），而是提供了半CUT（只有全局VSS联通，其余PG Ring均断开），且模拟IO 一定是有两条VSS（一条是模拟VSS，一条是全局VSS（可以和数字域的全局VSS连接）），而以前的工艺模拟IO是不具有全局VSS的（只有一条模拟VSS）
问题来，为什么现代先进工艺不再提供全CUT了，且一定要有一个全局ESD bus?全局ESD BUS有那么重要吗？

ZMOS · 发表于 2021-5-8 10:29:36

我也在思考为何会有ESD全局VSS，而且是和psubshort在一起的，是不是说psub电位是数字地的？

zhangyang370281 · 发表于 2021-5-8 19:40:20

ZMOS 发表于 2021-5-8 10:29
我也在思考为何会有ESD全局VSS，而且是和psubshort在一起的，是不是说psub电位是数字地的？ ...

虽然说全局ESD VSS适合psub short到一起，但是并不能说明psub一定时数字地的，比如模拟电路区域psub是和模拟VSS short到一起的，（模拟区域未作DNW隔离），而模拟区域的psub和数字区域的psub是一个psub的，相当于模拟VSS和数字VSS通过psub softconnect(软连接)到一起了

mars0904 · 发表于 2021-5-13 09:30:22

因为越低节点的工艺，cross domain越容易fail.
不断开VSS能有效的加强cross domain的保护。
另外domian越多，为保护cross domian而用的ESD clamp占面积越大，选择公用VSS能有效减小ESD device的面积。

zhangyang370281 · 发表于 2021-5-13 14:44:06

mars0904 发表于 2021-5-13 09:30
因为越低节点的工艺，cross domain越容易fail.
不断开VSS能有效的加强cross domain的保护。
另外domian越多 ...

嗯，说的也对，但是我觉得理由不够充分，不知道工艺厂商的设计依据是什么，为了更好的CDM防护？

mars0904 · 发表于 2021-5-14 09:46:59

zhangyang370281 发表于 2021-5-13 14:44
嗯，说的也对，但是我觉得理由不够充分，不知道工艺厂商的设计依据是什么，为了更好的CDM防护？

...

这个等效成星型连接的ESD通路，所有主ESD通路都是VSS

zhangyang370281 · 发表于 2021-5-14 15:42:39

mars0904 发表于 2021-5-14 09:46
这个等效成星型连接的ESD通路，所有主ESD通路都是VSS

任意两个VSS之间不超过两级B2B就能到达，确实在拓扑结构上提高了ESD的鲁棒性

mycelldevice · 发表于 2021-5-14 15:57:15

good reference, 是不是和ESD 电压和器件电压有关系呢

zhangyang370281 · 发表于 2021-5-14 16:26:44

mycelldevice 发表于 2021-5-14 15:57
good reference, 是不是和ESD 电压和器件电压有关系呢

能具体说明一下吗？有点模糊

rfbeginner · 发表于 2021-6-1 09:31:10

[讨论] 为什么现在工艺在芯片ESD设计时，要全局ESD bus？

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