timing violation

imossyf · 发表于 2021-4-21 17:29:03

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timing violation 中顶在前面的path为reg to sram，sram to reg以及reg to icg的违例，前后级无Margin，逻辑的优化和线绕都没有问题，skew小，对于此类path , 各位大神有无别的方法来解决？

Lover_Momo · 发表于 2021-4-21 20:03:54

综合的结果和后端的Correlation如何？
综合的时候有没有预留足够Margine？
有没有将LVT/大驱动的Cell都用尽了？
。。。。。。

imossyf · 发表于 2021-4-23 11:43:09

Lover_Momo 发表于 2021-4-21 20:03
综合的结果和后端的Correlation如何？
综合的时候有没有预留足够Margine？
有没有将LVT/大驱动的Cell都用尽 ...

前后一致性还不错，综合Margin也试过好几种方案，VT单元也看过了的，关键path其实工具本身已经做的很到位了

jake · 发表于 2021-4-26 11:20:39

imossyf 发表于 2021-4-22 21:43
前后一致性还不错，综合Margin也试过好几种方案，VT单元也看过了的，关键path其实工具本身已经做的很到位 ...

如果确定工具结果已经是最佳，那就只有修改设计了。如果应用场景对latency不是很苛刻，修改设计，做成multicycle path，很容易的

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