三段式状态机第三段的问题

dqwuf2008

看得有些三段式状态机的第三段是用的组合逻辑来写的，有些是用时序逻辑来写的，我想问一下这两种写法的优劣？个人感觉还是用时序逻辑来写第三段会比较好一些

uu_chasel

一般第三段是用来状态机输出的，使用时序逻辑的话可以保证是寄存器输出

dqwuf2008

   

uu_chasel 发表于 2021-4-16 11:10
一般第三段是用来状态机输出的，使用时序逻辑的话可以保证是寄存器输出

这个我知道，是不是第三段用时序逻辑来写比用组合逻辑来写要好啊，时序逻辑毛刺多，容易出问题

uu_chasel

   

dqwuf2008 发表于 2021-4-16 11:15
这个我知道，是不是第三段用时序逻辑来写比用组合逻辑来写要好啊，时序逻辑毛刺多，容易出问题
...

额，你为什么会理解成时序逻辑毛刺多，组合逻辑里面有竞争和冒险毛刺才多，一般都会用时序逻辑输出

asic_service

关于毛刺（竞争冒险）的论述，看这儿：《数字IC/FPGA设计基础_竞争与冒险》

https://zhuanlan.zhihu.com/p/358261631

kejie

没有必要纠结第三段是否是组合逻辑还是时序，因为大部分状态机在芯片内部，综合器都会保证满足时序。另外，第三段通常不是一段，而是很多段，每个信号一段，如果这个信号使用组合逻辑来写方便，就用组合逻辑写，那个信号时序逻辑方便就用时序逻辑写，不要被摩尔还有米利思想卡住。

Mazak

学习一下

smarthb

个人对三段状态机划分的理解：第一段是时序逻辑，比较简单，就是把次态用时钟打一拍给现态，或者给现态赋初始态；第二段是控制状态转移，组合逻辑实现；第三段一般是控制逻辑，产生控制状态机转移的条件，或者根据状态机的状态输出信号。个人的理解是第三段的逻辑可以是组合逻辑，也可以是时序逻辑，或者是时序逻辑和组合逻辑同时使用。当然还是推荐使用时序逻辑，由此可能会产生一些时序开销（就是使用组合逻辑可以立刻完成，时序逻辑的话可能需要一拍，两拍，三拍才能完成）。
个人理解，欢迎拍砖。