FPGA中D触发器采样不到信号

zj5852761

本人小白 做的是一个TDC电路。用CARRY4级联，之后用每一级进位输出作为D触发器的输入，stop信号作为D触发器的CLK。每一级延迟大概是有147ps。
时序仿真的时候我把start信号和stop信号之间的跳变间隔设置成1ns，3ns，5ns，10ns  但D触发器输出结果毫无疑问的都是0。
always@(posedge stop)
    begin
    Q[0]<=delay1[3];
    Q[1]<=delay2[3];
     ....
    Q[31]<=delay32[3];
    end


请问大佬有解决方法嘛

smarthb

抓取的信号太少，没法分析原因。