关于利用NC-Verilog进行前仿真的问题

Amyha · 发表于 2021-4-5 14:06:20

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各位前辈，我目前刚进行完一个模块的设计，由于性能的需要是直接用MOS搭出的电路原理图。设计完后我要对这个模块进行仿真，看了很多论文是用NC-Verilog对提取出的网表处理后再进行仿真，这种方式是在对电路进行功能仿真吗？那如果我想进行带有gate delay的前仿真应该怎样操作呢？之前没有接触过对原理图进行这种类型仿真的经验，所以有些迷茫。

asic_service · 发表于 2021-4-5 15:23:49

gate sim不能，这个时仿真gate（与门，或门，异或门）搭建的电路。
你这比gate还底层，理论应该用Hspice仿真。
看看混合仿真，，行不行（低精度的hspice仿真）。

Amyha · 发表于 2021-4-5 19:07:31

asic_service 发表于 2021-4-5 15:23
gate sim不能，这个时仿真gate（与门，或门，异或门）搭建的电路。
你这比gate还底层，理论应该用Hspice仿 ...

好的！谢谢您，我学习一下。

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