Verilog_A 建模错误求助

雨神881 · 发表于 2021-4-3 10:09:02

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*WARNING* (TE-1309): Compilation errors or warnings have been detected in the HDL file for cellview 'Verilog_A UA741 veriloga'. Check the markers for further details. Markers are accessible in the text window.
*WARNING* (TE-4309): Extract failed for cellview 'Verilog_A UA741 veriloga'
如上有两个warning
还有这个错误 *Error* eval: unbound variable - AHDLUpdateViewInfo
不知道咋解决啊球球大佬们帮助

雨神881 · 发表于 2021-4-3 14:55:20

Error解决了是因为代码复制过来的时候多了很多没注意到的空格删了就好了

雨神881 · 发表于 2021-4-3 15:02:37

雨神881 发表于 2021-4-3 14:55
Error解决了是因为代码复制过来的时候多了很多没注意到的空格删了就好了 ...

不行一建symbol就会有这个问题

雨神881 · 发表于 2021-4-5 10:32:10

救命

Sxiaojie · 发表于 2023-8-27 10:53:10

雨神881 发表于 2021-4-3 14:55
Error解决了是因为代码复制过来的时候多了很多没注意到的空格删了就好了 ...

好像不太行，复制别人的代码，检查了一模一样，但是还是报4309的错误，无法建立symbol

小张要努力变强 · 发表于 2023-11-17 14:27:14

楼主解决了吗？

西南蛋王 · 发表于 2024-3-8 15:26:59

楼主解决了吗？我一样的问题一建symbol就报错

西南蛋王 · 发表于 2024-3-8 15:46:18

楼主我试了一下把Module不要以数字开头就成功了，不知道你符不符合这种情况

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