PLL中VCO的电源噪声VerilogA模型

ID中国制造 · 发表于 2021-3-31 19:32:59

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本人研一小菜鸡一枚，最近在搞一个基于环振的CPPLL，目前在仿真VCO相噪的时候遇到一些问题；我在仿真VCO相噪的时候，带上BG和LDO一起仿pss+pnoise，但是仿真时间太长，导师建议用verilogA写一个噪声源模型代入仿真，但是目前不知道如何将LDO输出端的噪声数据导入VerilogA代码，希望各位大佬不吝赐教。

loopgain · 发表于 2021-4-7 19:13:16

可以请教导师啊，他肯定知道

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