为什么设计中多为上升沿采样？

ICS

周志鹏 发表于 2021-3-24 11:37
我后来问了同事他们也说到占空比的事。（不知道对不对，仅供参考）
就是时钟的上升沿的时间是确定的，什么 ...

的确因为占空比没法确定什么时候下降，但是这会有什么影响呢？

周志鹏

如果使用下降沿采样 对于设计中遇到占空比变化的时钟  那么再采用下降沿采样的话该不容易确定什么时刻点应该采样（可以另外通过设计确定，但会增加设计复杂度） 倒不如直接通过上升沿采样了，因为知道确定的上升沿变化的时刻
（仅仅个人理解，仅供参考）

ICS

你说的是在使用下降沿之前，那个需要采样的数据是上升沿产生出来的吧？也就是你预想的设计中既使用了上升沿又使用了下降沿。

然而如果设计中全部都用的是下降沿的话，那么下降沿的时刻点应该也是确定的吧？

周志鹏

下降沿是确定的  但是如果一个设计中涉及多个占空比的时钟沿时  这时候如果采用下降沿采样是不是会造成许多跨时钟域的问题，为了解决该问题又要采取一些措施或增加设计的复杂度    与其这样倒不如直接上升沿采样就可以相对省去一些麻烦（仅个人理解）

ICS

对你的解释我还是感到无法理解。因为我觉得无论是上升沿还是下降沿的位置，都只是一个相对的位置而已，如果你说任意占空比的时钟上升沿的位置可以确定，那么其实下降沿的位置也是可以确定的——如果一开始就以下降沿为基准的话。

至于跨时钟域的事情，无论看上升沿还是看下降沿，需要异步逻辑来处理的这种情况都无法避免，增加相应的设计复杂度也是必然的吧？

ICS

所以从这个帖子的答复来看，我还是更愿意相信有些朋友所说的一些——上升沿的transition比下降沿的更好，因为我们更需要一个更“陡峭”的跳变沿。

周志鹏

嗯嗯  

loglong

应该是方便吧，大家都按照这个去优化。
D触发器也是上升沿采样，否则就需要多一个反相器。