变频寄存器 约束问题

fate_szs

       首先，模块A内的组合逻辑延迟大，需工作在低频时钟下。模块B的组合逻辑延迟小，要求工作在高频时钟下（低频和高频时钟处在同一个时钟域）。
       然后，A和B模块，在不同时间段控制寄存器组R（分时复用），这就要求寄存器组R在A控制时工作在低频下，在B控制时工作在高频时钟下。


各位大佬们问题来了：这个可变频的寄存器组R，到底能不能实现？如果能实现，时序分析和约束如何做？

       目前我的各项仿真波形结果正确，但是时序分析时错误，似乎寄存器组R一直按高频时钟分析，导致在组合逻辑延迟大的时候（此时应低频时钟）仍然用了高频时钟周期，所以slack为负数。（vivado环境下只对时钟约束了clk_high和clk_low，二者同源）

黑桃ACE

如果是XILINX器件的话，寄存器R组的时钟用BUFGMUX输出，A控制时，输出clk_high，B控制时输出clk_low，同时A和B的控制信号做好跨时钟域处理，这样应该没啥问题的

asic_service

试试在clk MUX后，用2次create_generate_clock

fate_szs

黑桃ACE 发表于 2021-3-19 22:12
如果是XILINX器件的话，寄存器R组的时钟用BUFGMUX输出，A控制时，输出clk_high，B控制时输出clk_low，同时A ...

您好！感谢您的回复！！      我使用了BUFGMUX，并且时钟设置了分组约束（set_clock_groups），没有出现clk_high和clk_low时钟交叉的违例。  
      但是！在单独clk_high时序分析仍然会出现违例，因为vivado使用时钟clk_high在分析寄存器组R时，将高延迟电路（A）也进行了时序分析（大概如下图），但是该情况在实际工作或仿真时不会发生，因为高频工作时走的低延迟电路（A模块）！
      所以，请问，有没有办法解决？

实际工作时下面这些路径只会出现在周期30纳秒的低频下！

黑桃ACE

fate_szs 发表于 2021-3-20 04:48
您好！感谢您的回复！！      我使用了BUFGMUX，并且时钟设置了分组约束（set_clock_groups），没有出现c ...

你这是啥啊，逻辑级数居然能达到七十几，先把逻辑级数降下来吧