用verilog-A写一个电流源

萧sin_sang

  刚接触verilogA,遇到困难。想设计一个脉冲电流源，其周期固定，幅度从0开始增长到一个值。有大佬写过类似的代码吗？有明白的指点小弟一番，万分感激~

dylan_yjs

参考程序，楼主可以试一下，主要是要用电流源和for循环结合。
// Verilog-A for osc
`include "constants.vams"
`include "disciplines.vams"
module osc(en,in,out);
input en , in ;
output out ;
electrical en , in , out ;
parameter real period = 667n from (0:inf) ;
parameter real ref1 = 2.4 from (0:inf) ;
parameter real ref2 = 1.5 from (0:inf) ;
integer x ;
real y ;
analog begin
if (V(in) < ref1) begin
x = -1 ;
end
else begin
   if(V(en) < ref2) begin
     x = -1 ;

end
   else begin
   @(initial_step) x = 1 ;
   @(timer(0, period)) begin
     x = 1 ;
   end
   @(timer(period/2,period)) begin
     x = -1 ;
     end
   end
end
y = (x>0) ? V(in) : 0 ;
V(out) <+ transition(y, 0, 2n, 2n) ;
end
endmodule

jmf

不是很熟，估计要用到timer()触发周期，transition()设置边沿，仅供参考。详细请查看相关书籍，论坛里有：http://bbs.eetop.cn/thread-136401-1-1.html

萧sin_sang

jmf 发表于 2021-3-10 14:38
不是很熟，估计要用到timer()触发周期，transition()设置边沿，仅供参考。详细请查看相关书籍，论坛里有：h ...

好的，谢谢大佬，我去看看这个链接

dylan_yjs

说错了，该段程序主要是应用 timer 语句，在设定的时间点对变量进行赋值，周期性的赋值，形成了周期变化的输出方波信号。参数 period 设定了信号的周期。同时，程序设置了两个控制端，分别为 VCC 和 VEN，两个控制信号同时有效时，输出才有效。

萧sin_sang

dylan_yjs 发表于 2021-3-10 11:00
参考程序，楼主可以试一下，主要是要用电流源和for循环结合。
// Verilog-A for osc
`include "constants. ...

很有帮助！谢谢大佬！