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[求助] 级联电容的屏蔽寄生问题,请大神指教

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发表于 2021-3-9 14:22:19 | 显示全部楼层 |阅读模式

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级联电容版图设计中,如何能将电容相连的一端信号对地的寄生电容做到最小,已经使用多晶层接地隔离,但寄生的电容还是没有达到满意效果,请大神指教
发表于 2021-3-9 14:37:41 | 显示全部楼层
如果是走线原因无非就以下三点
1.走线用高层
2.线宽尽量细
3.走线长度越短越好
如果mom本身的couple就很大可以试试三端电容(仿真model更准)放在DNW里,mom的bottom极板选更高层次
 楼主| 发表于 2021-3-9 16:31:39 | 显示全部楼层


博命zZ 发表于 2021-3-9 14:37
如果是走线原因无非就以下三点
1.走线用高层
2.线宽尽量细


首先谢谢您的解答;我用的是插指电容,走线已经是最优,想使串联电容的连线对地寄生电容最小,有什么方法吗?


发表于 2021-3-12 14:30:47 | 显示全部楼层
加了多晶隔离,寄生电容会变大吧
 楼主| 发表于 2021-3-12 20:41:33 | 显示全部楼层


pph_cq 发表于 2021-3-12 14:30
加了多晶隔离,寄生电容会变大吧


对地的寄生确实变大了
发表于 2021-6-3 09:57:29 | 显示全部楼层


pph_cq 发表于 2021-3-12 14:30
加了多晶隔离,寄生电容会变大吧


请问多晶隔离是什么意思?是在电容下面做一些mos管吗?这种隔离的作用是什么呢?
谢谢~~
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