高速异步SAR ADC的LOGIC设计

2013102063 · 发表于 2021-2-23 19:57:52

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想设计一个100M 10bit SAR ADC，比较器开关等模拟模块什么的都ready了，求论坛大佬指导推荐一下有没有比较详细的LOGIC设计文章

斩海之歌 · 发表于 2021-2-23 22:31:52

mark 最近也在学习

peterlin2010 · 发表于 2021-2-24 07:33:22

100M ..那工艺库? 楼主能分享 100M ADC buffer 部份吗?

frj8848 · 发表于 2021-2-24 09:15:51

比较器时延方便透露吗？PVT条件下

2013102063 · 发表于 2021-2-24 13:55:02

peterlin2010 发表于 2021-2-24 07:33
100M ..那工艺库? 楼主能分享 100M ADC buffer 部份吗?

buffer就是论坛里面搜索的，最简单的那种主从式

2013102063 · 发表于 2021-2-24 13:57:37

frj8848 发表于 2021-2-24 09:15
比较器时延方便透露吗？PVT条件下

100p 后仿估计会恶化

2013102063 · 发表于 2021-2-24 14:00:11

希望做过的大佬指导一下LOGIC设计那部分或者推荐比较详细的论文

老尤皮 · 发表于 2021-2-24 19:06:26

A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure

2013102063 · 发表于 2021-2-24 19:29:26

老尤皮发表于 2021-2-24 19:06
A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure

大佬你用过吗？能cover PVT要求吗？

老尤皮 · 发表于 2021-2-25 19:05:59

2013102063 发表于 2021-2-24 19:29
大佬你用过吗？能cover PVT要求吗？

数字电路的功能一般不会受到PVT的影响，非要说PVT的话那只会影响速度

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