用verilog写的RAM可以综合吗？流片会有问题吗？

xbllzf · 发表于 2021-2-1 22:26:26

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本帖最后由 xbllzf 于 2021-2-1 22:31 编辑

电路有一个FIFO，里面的RAM我是用 [7:0] ram[0:16];
这样子流片会有问题吗？

althars · 发表于 2021-2-1 22:45:13

没问题吧，就相当于dff实现的？

郝鑫_IC民工 · 发表于 2021-2-2 09:43:24

就是一个简单的寄存器组，很正常，如果再大一点的话，建议就调用SRAM了，SRAM会比dff省面积

固执的寻觅 · 发表于 2021-2-2 10:43:29

就是REG_MEM嘛，没什么特别的

fhy420462303 · 发表于 2021-2-4 14:26:26

一般是没有任何问题，但是需要评估面积，速度，功耗以及noise！

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