版图设计中的DRC规则检查LUP错误要怎么解决

petit_citron

版图画完了到最顶层包含pad的时候跑FULL CHIP DRC检查的时候会报LUP的错误。
具体是LUP.4错误，描述是说Within 15 um space from the OD injector, Minimum width for the N+ guard-ring, the P+ guard-ring, the N+ strap and the P+ strap ≥ 0.12um
这个问题该怎么解决啊？
我的理解是他需要把和pad相连的MOS以及周围15 um内的MOS都用guard-ring围起来，而且guard-ring的OD宽度要大于0.12 um，但是里面的子电路版图都已经画好了，改不动了，要怎么解决这个DRC问题呢？
求助大佬。

tuohong

保险起见还是要改。
芯片内部的LU和与PAD相连的LU的不同之处在于，内部的根据周边情况，你可以判断报LU的位置是否形成LU结构，周边是否存在触发条件，如果比较清晰的判断出没有问题那么这个error是可以waive的；但是跟pad相连的地方，板级信号是无法控制、不可预料的。建议改。

设计中确实会有类似的情况出现，建议楼主对电路工程师提出要求，在模块级就标注出最终连接到芯片pad的端口，在模块级验证时提前通过加mark层或者加pad（根据design rule或验证文件的写法）的方式，提前做好符合最终要求的模块级版图，避免后期的产生对全局造成影响的改动。

petit_citron

谢谢大佬。我发现用一个power dummy layer框住pad，他就不会报LUP的DRC错了，这感觉是诈骗啊。

pph_cq

我认为pad要区别对待，如果是power或ground pad，可以用你说的dummy layer罩住来忽略这个错误，其他的pad最好改掉。

litong717

petit_citron 发表于 2021-1-26 18:55
谢谢大佬。我发现用一个power dummy layer框住pad，他就不会报LUP的DRC错了，这感觉是诈骗啊。

...

请参考Design rule 关于LUP相关的说明，应该是专门有一章讲LUP相关的设计。画版图先大致浏览design rule，不要上来就开画。除了用dummy layer 来定义电源pad，还有其他方式比如直接在DRC rule里面定义电源，并开启相关开关。

petit_citron

pph_cq 发表于 2021-1-28 11:12
我认为pad要区别对待，如果是power或ground pad，可以用你说的dummy layer罩住来忽略这个错误，其他的pad最 ...

为什么power或gournd pad就不会有LUP问题，其他Pad就会有这个问题？我看了pdk文件的，它说pad分为vdd,vss和I/O三种类型，然后这个LUP问题是针对I/O pad连接的有源区进行检查的。我不是很懂。

pph_cq

petit_citron 发表于 2021-1-28 18:56
为什么power或gournd pad就不会有LUP问题，其他Pad就会有这个问题？我看了pdk文件的，它说pad分为vdd,vss ...

这种rule一般是针对I/O device的，内部大部分器件都接了电源或地，如果不区别对待那么会把内部器件都当做I/O来check了。

fzu_physics

petit_citron 发表于 2021-1-26 18:55
谢谢大佬。我发现用一个power dummy layer框住pad，他就不会报LUP的DRC错了，这感觉是诈骗啊。

...

你这是单纯为了消错误，没有理会到这条规则的根本目的是为什么，有可能DRC报错消掉了，但是问题可能还在
LUP规则检查是为了防止IO端口发生latchup而设置的检查，但是具体问题具体分析，DRC文件给的只是一个参考，你自己确定没问题就不去管这个，这个规则我就一般不去管它，只要确定IO端口附近的保护做好了就行。

fzu_physics

与IO端口相连的MOS除了ESD器件就是内部电路的接触点，做好这两处地方的保护，确保不发生lathup损坏器件就OK了

Curacao

没猜错的话应该是TSMC的工艺。你试试让电路加个200欧的电阻处于pad和器件之间看看，记得盖上RES200这个layer